公开(公告)号：CN106601710A

公开(公告)日：2017-04-26

申请号：CN201610792048.X

申请日：2016-08-31

Applicant: 富士电机株式会社

Inventor： 椎木崇 ,  山田昭治 ,  原田祐一 ,  星保幸

IPC: H01L23/488 ,  H01L21/48

Abstract: 提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。

公开(公告)号：CN103460390B

公开(公告)日：2017-03-08

申请号：CN201280015887.0

申请日：2012-04-06

Applicant: 富士电机株式会社 ,  独立行政法人产业技术综合研究所

Inventor： 原田祐一 ,  原田信介 ,  星保幸 ,  岩室宪幸

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/0615 ,  H01L29/0626 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7802 ,  H01L29/7808 ,  H01L29/7827

Abstract: 雪崩产生单元。本发明的课题在于在对漏极电极施加高电压时，实现不会对栅极绝缘膜施加大的电场，能够提高栅极绝缘膜的破坏耐量的碳化硅纵型场效应晶体管。该碳化硅纵型场效应晶体管的特征在于，具备：第1导电型的碳化硅基板和形成于该第1导电型碳化硅基板表面上的低浓度的第1导电型碳化硅层；选择性地形成于该第1导电型碳化硅层表面上的第2导电型区域；形成于该第2导电型区域内的第1导电型源极区域；在第2导电型区域内的第1导电型源极区域之间形成的高浓度的第2导电型区域；与该高浓度的第2导电型区域以及第1导电型源极区域电连接的源极电极；从形成于相邻的第2导电型区域的第1导电型源极区域到第2导电型区域以及第1导电型碳化硅层上所形成的栅极绝缘膜；形成于该栅极绝缘膜上的栅极电极；第1导电型碳化硅基板的背面侧上

公开(公告)号：CN106133915A

公开(公告)日：2016-11-16

申请号：CN201580016634.9

申请日：2015-08-13

Applicant: 富士电机株式会社

Inventor： 原田祐一 ,  星保幸 ,  木下明将 ,  大西泰彦

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/417

Abstract: 包括：N型的碳化硅基板(1)；N型碳化硅层(2)，形成在N型碳化硅基板(1)的正面侧；P型区域(3)，选择性地形成在N型碳化硅层(2)的表面层；N型源区域(4)，形成在P型区域(3)内；P型接触区域(5)，形成在P型区域(3)内；栅绝缘膜(6)，形成在从N型源区域(4)经过P型区域(3)而到达N型碳化硅层(2)的区域上；栅电极(7)，形成在栅绝缘膜(6)上；层间绝缘膜(8)，覆盖栅电极(7)；以及第一源电极(9)，以电连接到P型接触区域(5)和N型源区域(4)的表面的方式形成，覆盖栅电极(7)的层间绝缘膜(8)的端部具有规定角度的倾斜。通过这样的设置，可以改善形成于正面侧的金属电极的覆盖性，可以抑制特性变动并提高可靠性。

公开(公告)号：CN104303307A

公开(公告)日：2015-01-21

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/872

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n-漂移层(2)的表面层，选择性地设置p+区(3)。在n-漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p-区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p-区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

公开(公告)号：CN112219282B

公开(公告)日：2024-12-03

申请号：CN201980036950.0

申请日：2019-11-06

Applicant: 富士电机株式会社

Inventor： 星保幸

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/12

Abstract: 碳化硅半导体装置具备由MOS结构构成的有源区(40)和电流检测区(37a)，所述MOS结构具备设置于第一导电型的半导体基板(1)的正面的第一导电型的第一半导体层(2)、第二导电型的第二半导体层(3)、第一导电型的第一半导体区(7)、隔着栅极绝缘膜(9)而设置的栅电极(10)、设置于栅电极(10)上的层间绝缘膜(11)以及设置在第二半导体层(3)的表面和第一半导体区(7)的表面的第一电极(13)。电流检测区(37a)的第二半导体层(3)的与半导体基板(1)侧相反的一侧的表面的面积小于有源区(40)的第二半导体层(3)的与半导体基板(1)侧相反的一侧的表面的面积。

公开(公告)号：CN110383489B

公开(公告)日：2023-07-04

申请号：CN201880014453.6

申请日：2018-08-03

Applicant: 富士电机株式会社

Inventor： 熊田恵志郎 ,  桥爪悠一 ,  星保幸 ,  铃木启久

IPC: H01L29/78 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522 ,  H01L29/12

Abstract: 碳化硅半导体装置具备：设置于第1导电型的半导体基板(1)的正面的第1导电型的第1半导体层(2)、第2导电型的第2半导体层(3)、第1导电型的第1半导体区(7)、隔着栅极绝缘膜(9)设置的条纹形状的栅极(10)。另外，还具备设置于第2半导体层(3)和第1半导体区(7)的表面的第1电极(13)、选择性地设置于第1电极(13)上的镀膜(16)和将提取外部信号的针状电极(19)粘着于镀膜(16)上的焊料(17)。栅极(10)在与设置有焊料(17)和镀膜(16)的第1电极(13)对置的区域中具有沿着与条纹形状相交的方向延伸的凸部分，栅极(10)彼此连接。

公开(公告)号：CN114175247A

公开(公告)日：2022-03-11

申请号：CN202080054311.X

申请日：2020-12-28

Applicant: 富士电机株式会社

Inventor： 星保幸

IPC: H01L27/02 ,  H01L23/488 ,  H01L23/49

Abstract: 半导体芯片(10)的正面的电极焊盘(21a、21b、22、23a、23b)的布局在装配于绝缘基板(80)的所有的半导体芯片(10)中的至少一个半导体芯片(10)不同，存在两种以上的图案。以使将主半导体元件(11)彼此并联连接的布线(96)的长度尽可能变短的方式，或以使布线(96)的电阻成分或电抗成分在并联连接的多个半导体芯片(10)的相同种类的电极焊盘(21b)之间大致均匀的方式，或者以满足这两者的方式，确定装配于绝缘基板(80)的半导体芯片(10)的整体布局、以及半导体芯片(10)的正面的电极焊盘(21a、21b、22、23a、23b)的布局。由此，能够抑制在多个半导体芯片(10)分别制作而成的半导体装置(20)间的电流波形的振动。

公开(公告)号：CN114156342A

公开(公告)日：2022-03-08

申请号：CN202110836901.4

申请日：2021-07-23

Applicant: 富士电机株式会社

Inventor： 星保幸

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L21/336 ,  H01L21/331

Abstract: 提供制作(制造)简单，并且可靠性高的半导体装置和半导体装置的制造方法。半导体基板在n+型起始基板上仅层叠第1n‑型外延层、第2n‑型外延层而制作，半导体基板的正面是从有源区连续到芯片端部的平坦面。在边缘终端区，作为耐压结构而设置有将以同心状包围有源区的周围的多个p型FLR区域彼此分离地配置而成的环状的FLR。多个p型FLR区域分别具有层叠结构，上述层叠结构构成为针对每次使构成半导体基板的第1n‑型外延层、第2n‑型外延层外延生长而进行p型杂质的离子注入而形成的在深度方向Z上邻接的多个p型区域(部分FLR)。通过调节p型FLR区域的部分FLR的层叠数和/或杂质浓度，从而得到预定耐压。

公开(公告)号：CN107251233B

公开(公告)日：2021-04-06

申请号：CN201680012123.4

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  大月正人 ,  山田昭治 ,  椎木崇

IPC: H01L29/78 ,  H01L29/12

Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。

公开(公告)号：CN112466923A

公开(公告)日：2021-03-09

申请号：CN202010721417.2

申请日：2020-07-24

Applicant: 富士电机株式会社

Inventor： 星保幸

IPC: H01L29/06 ,  H01L29/423 ,  H01L27/088

Abstract: 提供能抑制边缘终端区处的破坏的半导体装置(600)，具备供主电流流通的有源区(150)；包围有源区的周围的栅极环区(160)；包围栅极环区的周围的源极环区(170)；包围源极环区的周围的终端区(168)。有源区具有第一导电型的半导体基板；第一导电型的第一半导体层；第二导电型的第二半导体层(6)；第一导电型的第一半导体区(7)；栅极绝缘膜(9)；第一栅电极(10a)；层间绝缘膜(11)；第一个第一电极(12a)；第一镀膜(14a)；第二电极(13)。源极环区具有半导体基板；第一半导体层；第二半导体层；设置于第二半导体层的表面的第二个第一电极(12b)；设置于第二个第一电极上的第二镀膜(14b)。