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公开(公告)号：CN117790583A
公开(公告)日：2024-03-29
申请号：CN202310914473.1
申请日：2023-07-24
Applicant: 富士电机株式会社
Inventor： 桥爪悠一
IPC: H01L29/872 , H01L29/06 , H01L29/66
Abstract: 本发明提供一种碳化硅半导体装置，其通过形成低电阻的欧姆电极，能维持低的Vf特性，并能提高浪涌电流耐量，减少漏电流。碳化硅半导体装置具备有源区、第一导电型区域和终端区。在有源区具有沟槽内部的第一个第二导电型区域、第一硅化物膜，在相邻的沟槽之间具有第二个第二导电型区域、第二硅化物膜以及第一电极，在终端区具有第三个第二导电型区域。有源区由欧姆区、无效区以及肖特基区构成，所述欧姆区是第一电极与硅化物膜欧姆接合的区域，所述无效区是第一电极与第二导电型区域接触的区域，所述肖特基区是所述第一电极与第一导电型区域肖特基结合的区域。欧姆区、无效区以及肖特基区被设置为条纹形状。
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公开(公告)号：CN109427902B
公开(公告)日：2023-12-08
申请号：CN201810817464.X
申请日：2018-07-24
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/482 , H01L21/60
Abstract: 本发明提供防止焊料到达碳化硅基体表面且特性不会劣化，可靠性不会降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备：第二导电型的第二半导体层绝缘膜(9)设置的条纹状的栅电极(10)。还具备：设置于第二半导体层(3)和第一半导体区域(7)的表面的第一电极(13)；选择性地设置在第一电极(13)上的阶梯差膜(19)；选择性地设置在第一电极(13)和阶梯差膜(19)上的镀膜(16)；和设置在镀膜(16)上的焊料(17)。阶梯差膜(19)以填埋形成在第一电极(13)上的槽的方式设置在设有焊料(17)和镀膜(16)的第一电极(13)上。(3)；第一导电型的第一半导体区域(7)；隔着栅
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公开(公告)号：CN119743962A
公开(公告)日：2025-04-01
申请号：CN202411182035.1
申请日：2024-08-27
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置以及半导体装置的制造方法，其通过形成低电阻的欧姆电极，而能够在维持低的Vf特性的同时提高浪涌电流耐量，并且能够减少泄漏电流。半导体装置具备有源区、第一导电型区、以及终端区。在有源区具有第一个第二导电型区、硅化物膜、以及第一电极，在终端区具有第二个第二导电型区。有源区由第一电极与硅化物膜接触的欧姆区、以及第一电极与第一导电型区接触的肖特基区构成。在第一导电型区的杂质浓度为低浓度的情况下，在芯片中央部设置比芯片外周部多的欧姆区，在第一导电型区的杂质浓度为高浓度的情况下，在芯片外周部设置比芯片中央部多的欧姆区。
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Patent Agency Ranking
公开(公告)号：CN110383489B
公开(公告)日：2023-07-04
申请号：CN201880014453.6
申请日：2018-08-03
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/3205 , H01L21/60 , H01L21/768 , H01L23/522 , H01L29/12
Abstract: 碳化硅半导体装置具备：设置于第1导电型的半导体基板(1)的正面的第1导电型的第1半导体层(2)、第2导电型的第2半导体层(3)、第1导电型的第1半导体区(7)、隔着栅极绝缘膜(9)设置的条纹形状的栅极(10)。另外，还具备设置于第2半导体层(3)和第1半导体区(7)的表面的第1电极(13)、选择性地设置于第1电极(13)上的镀膜(16)和将提取外部信号的针状电极(19)粘着于镀膜(16)上的焊料(17)。栅极(10)在与设置有焊料(17)和镀膜(16)的第1电极(13)对置的区域中具有沿着与条纹形状相交的方向延伸的凸部分，栅极(10)彼此连接。
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公开(公告)号：CN109427902A
公开(公告)日：2019-03-05
申请号：CN201810817464.X
申请日：2018-07-24
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/482 , H01L21/60
Abstract: 本发明提供防止焊料到达碳化硅基体表面且特性不会劣化，可靠性不会降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备：第二导电型的第二半导体层(3)；第一导电型的第一半导体区域(7)；隔着栅绝缘膜(9)设置的条纹状的栅电极(10)。还具备：设置于第二半导体层(3)和第一半导体区域(7)的表面的第一电极(13)；选择性地设置在第一电极(13)上的阶梯差膜(19)；选择性地设置在第一电极(13)和阶梯差膜(19)上的镀膜(16)；和设置在镀膜(16)上的焊料(17)。阶梯差膜(19)以填埋形成在第一电极(13)上的槽的方式设置在设有焊料(17)和镀膜(16)的第一电极(13)上。
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公开(公告)号：CN110383489A
公开(公告)日：2019-10-25
申请号：CN201880014453.6
申请日：2018-08-03
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/3205 , H01L21/60 , H01L21/768 , H01L23/522 , H01L29/12
Abstract: 碳化硅半导体装置具备：设置于第1导电型的半导体基板(1)的正面的第1导电型的第1半导体层(2)、第2导电型的第2半导体层(3)、第1导电型的第1半导体区(7)、隔着栅极绝缘膜(9)设置的条纹形状的栅极(10)。另外，还具备设置于第2半导体层(3)和第1半导体区(7)的表面的第1电极(13)、选择性地设置于第1电极(13)上的镀膜(16)和将提取外部信号的针状电极(19)粘着于镀膜(16)上的焊料(17)。栅极(10)在与设置有焊料(17)和镀膜(16)的第1电极(13)对置的区域中具有沿着与条纹形状相交的方向延伸的凸部分，栅极(10)彼此连接。
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公开(公告)号：CN109390384A
公开(公告)日：2019-02-26
申请号：CN201810709043.5
申请日：2018-07-02
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种通过抑制在切断面的内部方向上产生变形，从而即使长时间使用，可靠性也不降低的碳化硅半导体装置以及碳化硅半导体装置的制造方法。本发明的碳化硅半导体装置具备：有源区(211)，其设置于第一导电型的半导体基板(1)，并且有源区中有主电流流通；终端区域(210)，其配置于有源区(211)的外侧，且形成有耐压结构；以及损伤区(22)，其配置于终端区域(210)的外侧，且与单片化时形成的切断面接触，且结晶性受到损伤。
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