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公开(公告)号：CN110875374A
公开(公告)日：2020-03-10
申请号：CN201910329043.7
申请日：2019-04-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露描述用于形成栅极全环绕FET元件中源极/漏极区域与纳米线通道区域之间的低电阻接合面的技术。一种半导体结构包括基板、垂直堆叠于基板之上的多个单独半导体纳米线条、邻接多个单独半导体纳米线条中的每一者且侧向接触多个单独半导体纳米线条中的每一者的半导体磊晶区域、至少部分地在多个单独半导体纳米线条之上的栅极结构以及侧向位于半导体磊晶区域与栅极结构之间的介电结构。
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公开(公告)号：CN109427901A
公开(公告)日：2019-03-05
申请号：CN201810614091.6
申请日：2018-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 在衬底的第一区域和第二区域中形成纳米线器件和鳍器件。为了形成器件，形成第一材料和第二材料的交替层，邻近于第一材料层形成内部间隔件，并且之后去除第一材料层以形成纳米线而不去除第二区域内的第一材料层。在第一区域和第二区域内形成栅极电介质和栅电极的栅极结构以在第一区域中形成纳米线器件并且在第二区域中形成鳍器件。本发明实施例涉及半导体器件和方法。
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公开(公告)号：CN104979396B
公开(公告)日：2018-02-16
申请号：CN201410281068.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/66795 , H01L21/30608 , H01L21/31111 , H01L21/31116 , H01L27/1211 , H01L29/66636 , H01L29/7853 , H01L2029/7858
Abstract: 本发明提供了一种集成电路结构，包括：半导体衬底；位于半导体衬底上方的半导体鳍；位于半导体鳍的顶面和侧壁上的栅叠件；位于栅叠件一侧的源极/漏极区；以及环绕源极/漏极区的一部分的接触插塞。本发明还提供了一种形成集成电路结构的方法。
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公开(公告)号：CN103199012B
公开(公告)日：2016-04-27
申请号：CN201210193607.7
申请日：2012-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/329 , H01L29/49 , H01L29/861
CPC classification number: H01L27/088 , H01L27/0255 , H01L29/66795 , H01L29/785
Abstract: 一种方法包括形成ESD二极管，包括实施外延生长以形成包含硅并且基本上不包含锗的外延区域。利用p型杂质掺杂该外延区域以形成p型区域，其中，该p型区域形成ESD二极管的阳极。本发明提供了IO ESD器件及其形成方法。
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公开(公告)号：CN104979396A
公开(公告)日：2015-10-14
申请号：CN201410281068.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/66795 , H01L21/30608 , H01L21/31111 , H01L21/31116 , H01L27/1211 , H01L29/66636 , H01L29/7853 , H01L2029/7858
Abstract: 本发明提供了一种集成电路结构，包括：半导体衬底；位于半导体衬底上方的半导体鳍；位于半导体鳍的顶面和侧壁上的栅叠件；位于栅叠件一侧的源极/漏极区；以及环绕源极/漏极区的一部分的接触插塞。本发明还提供了一种形成集成电路结构的方法。
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公开(公告)号：CN103296023A
公开(公告)日：2013-09-11
申请号：CN201310000963.7
申请日：2013-01-04
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0886 , H01L21/823431 , H01L21/845 , H01L27/0629 , H01L29/0642 , H01L29/66636 , H01L29/6681
Abstract: 本发明公开了半导体器件及其制造和设计方法。在一个实施例中，半导体器件包括在包括第一半导体材料的工件上方设置的有源FinFET，有源FinFET包括第一鳍。紧邻有源FinFET在工件上方设置电无源FinFET结构，电无源FinFET包括第二鳍。第二半导体材料设置在第一鳍和第二鳍之间。
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公开(公告)号：CN113782531B
公开(公告)日：2024-08-13
申请号：CN202111074018.2
申请日：2017-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例涉及包括FinFET的半导体器件，包括：第一FinFET，包括沿第一方向延伸的第一鳍结构和第一源/漏外延结构；第二FinFET，包括沿第一方向延伸的第二鳍结构和第二源/漏外延结构；第一介电层，分隔第一和第二源/漏外延结构；以及第一源/漏接触件，接触第一源/漏外延结构，其中：第一FinFET仅包括一个鳍结构，第一源/漏外延结构在沿着与第一方向垂直的第二方向的截面中相对于第一鳍结构是不对称的，第一源/漏接触件接触第一源/漏外延结构的顶面和一个侧面并且接触隔离绝缘层，以及第二介电层与第一源/漏外延结构的另一侧面接触。
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公开(公告)号：CN113140511B
公开(公告)日：2024-07-26
申请号：CN202110053759.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 制造半导体器件的方法包括在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。所形成的第一半导体层的厚度在第一方向上进一步远离衬底间隔开的每个第一半导体层中增大。将堆叠结构图案化为沿基本垂直于第一方向的第二方向延伸的鳍结构。去除相邻的第二半导体层之间的第一半导体层的部分，并且栅极结构形成为在第三方向上在第一半导体层的第一部分上方延伸，使得栅极结构包裹第一半导体层。第三方向基本垂直于第一方向和第二方向。在第一半导体层的第一部分处的第一半导体层中的每个具有基本相同的厚度。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN113517393B
公开(公告)日：2024-05-28
申请号：CN202110307279.8
申请日：2021-03-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法包括在衬底上方形成介电层，该介电层具有顶面；在介电层中蚀刻开口；在开口内形成底电极，该底电极包括阻挡层；在开口内及在底电极上形成相变材料(PCM)层，其中，PCM层的顶面与介电层的顶面齐平或位于介电层的顶面的下方；以及在PCM层上形成顶电极。本申请的实施例涉及相变存储器件及其形成方法。
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