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公开(公告)号：CN113178520B
公开(公告)日：2024-01-09
申请号：CN202110177533.7
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种具有硬掩模绝缘体的存储单元及其制造方法。在一些实施例中，在衬底上方形成存储单元叠层，其中，存储单元叠层具有底部电极层、位于底部电极层上方的电阻转换电介质层，以及位于电阻转换电介质层上方的顶部电极层。在顶部电极层上方形成第一绝缘层。在第一绝缘层上方形成第一金属硬掩模层。然后，执行一系列蚀刻以图案化第一金属硬掩模层、第一绝缘层、顶部电极层和电阻转换电介质层，以形成第一金属硬掩模、硬掩模绝缘体、顶部电极和电阻开关电介质。本发明的实施例还提供了一种存储器单元。
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公开(公告)号：CN109768011B
公开(公告)日：2021-07-23
申请号：CN201810450493.7
申请日：2018-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L45/00 , H01L23/538 , H01L27/24
Abstract: 一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明的实施例还涉及通孔结构及其形成方法。
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公开(公告)号：CN111106237A
公开(公告)日：2020-05-05
申请号：CN201911018063.9
申请日：2019-10-24
Applicant: 台湾积体电路制造股份有限公司
Inventor： 徐晨祐
Abstract: 在一些实施例中，本发明涉及一种形成集成芯片的方法。该方法通过以下步骤执行：在底部电极层上方形成磁隧道结(MTJ)层，以及在MTJ层上方形成牺牲介电层。图案化牺牲介电层以限定空腔，并且在空腔内形成顶部电极材料。去除牺牲介电层，并且在去除牺牲介电层之后，根据顶部电极材料图案化MTJ层以限定MTJ堆叠件。本发明的实施例还涉及集成芯片。
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公开(公告)号：CN110010757A
公开(公告)日：2019-07-12
申请号：CN201910089450.5
申请日：2013-09-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开了一种磁阻式随机存取存储器(MRAM)结构，包括底部电极结构。磁性隧道结(MTJ)元件位于底部电极结构上方。MTJ元件包括反铁磁材料层。铁磁固定层位于反铁磁材料层上方。隧道层位于铁磁固定层上方。铁磁自由层位于隧道层上方。铁磁自由层具有第一部分和消磁的第二部分。该MRAM结构还包括位于第一部分上方的顶部电极结构。本发明还公开了磁阻式随机存取存储器结构及其形成方法。
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公开(公告)号：CN109768011A
公开(公告)日：2019-05-17
申请号：CN201810450493.7
申请日：2018-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L45/00 , H01L23/538 , H01L27/24
Abstract: 一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明的实施例还涉及通孔结构及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN103985672B
公开(公告)日：2018-08-31
申请号：CN201310178003.X
申请日：2013-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8242
CPC classification number: H01L43/12
Abstract: 本发明实施例提供了一种形成半导体器件的方法、一种形成MRAM器件的方法以及一种形成半导体器件的方法。一个实施例是一种形成半导体器件的方法，该方法包括在第一层上方形成第二层，和对第二层实施第一蚀刻工艺以限定部件，其中第一蚀刻工艺在部件的表面上形成膜。该方法进一步包括对部件实施离子束蚀刻工艺，其中离子束蚀刻工艺从部件的表面去除膜。本发明还公开了一种从半导体器件去除膜的方法。
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公开(公告)号：CN107565016A
公开(公告)日：2018-01-09
申请号：CN201710463431.5
申请日：2017-06-19
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/222 , H01L43/02 , H01L43/08 , H01L43/12
Abstract: 提供了一种用于制造半导体存储器件的方法。该方法包括：蚀刻半导体存储器件的第一区域以暴露第一覆盖层；在第一覆盖层上形成第二覆盖层；蚀刻第一覆盖层的部分和第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在第一沟槽中形成第二金属线以接触第一金属线。本发明实施例涉及半导体存储器件及其制造方法。
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公开(公告)号：CN104377302B
公开(公告)日：2017-09-26
申请号：CN201410313597.5
申请日：2014-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/1253 , H01L45/08 , H01L45/1226 , H01L45/146 , H01L45/16
Abstract: 一种制造件包括：具有上表面和侧面的第一电极、位于第一电极上方的电阻可变膜和位于电阻可变膜上方的第二电极。电阻可变膜沿着第一电极的上表面和侧面延伸。第二电极具有侧面。第一电极的侧面的一部分和第二电极的侧面的一部分将电阻可变膜的一部分夹在中间。本发明提供具有电阻可变膜的存储单元及其制造方法。
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公开(公告)号：CN104425715B
公开(公告)日：2017-07-21
申请号：CN201410322995.3
申请日：2014-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/1253 , H01L45/08 , H01L45/122 , H01L45/1233 , H01L45/1246 , H01L45/146 , H01L45/16 , H01L45/1608 , H01L45/1666 , H01L45/1683
Abstract: 本发明提供了一种存储结构，该存储结构包括位于导电结构上方的具有第一顶面的第一介电层。第一介电层中的第一开口暴露导电结构的区域并且具有内侧壁表面。具有第一部分和第二部分的第一电极结构位于导电结构的暴露区域上方。第二部分沿内侧壁结构向上延伸。可变电阻层设置在第一电极上方。具有第三部分和第四部分的第二电极结构位于可变电阻层上方。第三部分具有位于第一介电层的第一顶面下方的第二顶面。第四部分沿可变电阻层向上延伸。第二开口由第二电极结构限定。第二介电层的至少一部分设置在第二开口中。本发明涉及可变电阻存储器结构及其形成方法。
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公开(公告)号：CN106848057A
公开(公告)日：2017-06-13
申请号：CN201611014961.3
申请日：2016-11-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/02 , H01L43/08 , H01L43/12 , H01L27/222
Abstract: 磁阻式随机存取存储器(MRAM)器件包括位于锥形底部通孔上方的底部电极、位于底部电极上方的锥形磁性隧道结(MTJ)、位于MTJ上方的顶部电极和位于顶部电极上方的顶部通孔。顶部通孔、顶部电极、MTJ、底部电极和底部通孔(和其间的电连接)沿着公共垂直的轴基本对准。底部通孔具有约120°至约150°的锥角。MTJ具有约70°至约85°的锥角。利用双侧壁间隔件来隔离并且保护MTJ。本发明还提供了MRAM器件的制造方法。
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