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公开(公告)号：CN119298881A
公开(公告)日：2025-01-10
申请号：CN202410973826.X
申请日：2024-07-19
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H03K3/013 , H03K3/356 , H03K19/003
Abstract: 本发明涉及一种FinFET工艺的冗余反馈锁存多层次抗单粒子加固触发器，包括数据输入结构、时钟输入结构、四个时钟控制结构，延时结构、数据主锁存结构、数据从锁存结构和数据输出结构，触发器对数据主锁存结构和数据从锁存结构均使用冗余反馈电路锁存数据，并使用延时结构对一路数据进行延时以滤除数据端的外来单粒子瞬态脉冲，通过冗余反馈锁存结构和延时单元实现了电路对单粒子单位/多位翻转、单粒子瞬态的多维度加固，显著提高了触发器的抗单粒子辐射加固能力；此外本发明优选采用电路和版图结合的设计加固方法，对单位栅极间距内的Fin设计为最大数量，并对敏感节点处器件使用叉指结构，同时将敏感节点对隔离布局，进一步增强抗单粒子多位翻转能力。
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公开(公告)号：CN118606940A
公开(公告)日：2024-09-06
申请号：CN202410654489.8
申请日：2024-05-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F21/56 , G06F21/76 , G06N3/042 , G06N3/08 , G06F18/214 , G06F18/241 , G06N3/0464 , G06F17/16
Abstract: 本发明属于木马检测领域，具体涉及了一种基于图神经网络的面向FPGA网表的木马检测方法，旨在解决当前的技术中缺乏有效的木马检测机制的问题。本发明包括：用HDL描述数字逻辑和系统架构得到HDL代码；由EDA工具将HDL代码转换为门级表示，将门级表示的逻辑块分配到FPGA芯片上并规划连接并生成比特流文件；将比特流文件下载到所述FPGA芯片并得到FPGA的网表文件；将网表文件转换为原始有向图；设定原始有向图中节点的木马特征，进一步将原始有向图提取特征得到特征有向图；平衡特征有向图中的恶意逻辑节点与正常节点；使用图卷积网络对平衡有向图的节点进行分类，得到木马检测结果。本发明能有精确的检测出木马。
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公开(公告)号：CN118197370A
公开(公告)日：2024-06-14
申请号：CN202410249797.2
申请日：2024-03-05
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G11C5/14 , G11C11/417
Abstract: 本发明公开了一种面向抗辐照SRAM型FPGA配置存储阵列供电的保护电路，包括保护电压产生电路和驱动电路。本发明利用保护电压与MOS管组成的支路为驱动电路提供额外的电流通路，在辐射条件下，当辐射电离效应导致器件产生表面缺陷，PMOS功率晶体管阈值电压升高时，供电保护电路能够保护SRAM供电电压，防止SRAM掉电损失数据。
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公开(公告)号：CN117786769A
公开(公告)日：2024-03-29
申请号：CN202311667489.3
申请日：2023-12-06
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种面向FPGA芯片的硬件木马检测系统，包括：综合模块、子模块划分模块、仿真模块、木马检测模块和验证文件生成模块；其中，综合模块，对输入的待检测FPGA设计进行存储、读取、调用和综合处理，输出综合后网表文件；子模块划分模块，将输入的综合后网表文件进行处理，生成待检测子模块文件；仿真模块，根据外部输入的线性反馈位移寄存器文件和仿真库文件，以及子模块划分模块输出的待检测子模块设计文件，生成仿真结果文件；木马检测模块，根据仿真结果文件，生成检测结果；验证文件生成模块，根据检测结果，检测是否存在木马节点，若是，则生成用于验证木马节点的断言文件并输出；若否，则结束。
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公开(公告)号：CN117234994A
公开(公告)日：2023-12-15
申请号：CN202311246181.1
申请日：2023-09-25
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F15/163
Abstract: 一种可动态配置的交叉开关互连结构电路，能够自动切换传递路径；能够动态切换传递路径，能够单时钟周期内改变传递路径，而不是传统交叉开关互连的静态的保持不变；能够对输入数据进行聚合和复用，聚合是指能够将不同输入端口的数据汇聚到一个输出端口，指定先后顺序输出，复用是指一个输入端口的数据能够分散到多个输出端口；能够对输入的数据进行整理，按照一定的规则对输入数据进行挑选。本发明适用于多核处理器芯片的交叉开关互连，能够使得交叉开关互连结构更加灵活、高效地实现数据传递。
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Patent Agency Ranking
公开(公告)号：CN116450425A
公开(公告)日：2023-07-18
申请号：CN202211485634.1
申请日：2022-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
Abstract: 本发明提供了一种抗辐照FPGA内嵌PCIExpress IP核的测试电路和方法，电路包括：测试用输入端口TDI，连接至N个被测PCIExpress IP核的测试用输入端口TI；测试用输出管脚TDO，连接至其中一个被测PCIExpress IP核的测试用输出端口TO；所有的被测PCIExpress IP核的测试用输出端口TO都连接至对比模块；对比模块，当N为1时，设定Result信号恒为1；当N大于1时，按位对比N个被测PCIExpress IP核的测试用输出端口TO，如果N个被测PCIExpress IP核的测试用输出端口TO存在不同，输出Result信号为0，否则，输出Result信号为1；测试机台ATE，往测试用输入管脚TDI中分两次先后输入不同的测试向量进行测试，如果两次测试中，N个测试用输出管脚TDO输出的数据符合预期，且对比模块输出Result信号为1，则认为测试通过。
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公开(公告)号：CN115831172A
公开(公告)日：2023-03-21
申请号：CN202211394121.X
申请日：2022-11-08
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种抗辐射加固的RRAM灵敏放大器电路，包括线性稳压电路、可调电流镜电路、可调电阻电路、比较器电路、反相器电路、锁存器电路和抗辐射加固版图结构。所述线性稳压电路向存储单元位线提供稳定的读电压，并添加限幅二极管对位线电压进行限幅；所述可调电流镜电路用于调整读电流的放大倍数；所述可调电阻电路用于电流电压转换，并调整放大电压倍数；所述锁存器电路对输入电压进行锁存并输出最终数字信号；所述抗辐射加固版图结构采用环形栅和加固的保护环。本发明设计的RRAM灵敏放大器电路负载范围大，读取速度快，具有很强的抗单粒子、总剂量辐射能力，版图布局易实现。
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公开(公告)号：CN114966366A
公开(公告)日：2022-08-30
申请号：CN202210472219.6
申请日：2022-04-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/28
Abstract: 一种针对信息处理微系统总线接口的测试系统及测试方法，基于信息处理微系统内部大容量逻辑存储单元、可编程单元、高性能运算单元构建总线接口测试配合电路，搭建具备电源供给、时序同步能力的总线接口测试设备，开发具备测试开发、测试运行、数据分析和辅助管理功能的测试主控单元，该测试主控单元与微系统主控单元配合进行测试，通过运行微系统端测试程序与测试设备端测试程序，用测试夹具将测试设备与信息处理微系统上待测总线接口连接起来，实现信息处理微系统总线接口通信功能测试。本发明有效提高了信息处理微系统总线接口功能测试效率，可用于信息处理微系统大批量生产测试，降低生产成本，可以广泛应用于各类型微系统的总线接口功能测试。
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公开(公告)号：CN108306638B
公开(公告)日：2022-03-15
申请号：CN201810054077.5
申请日：2018-01-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03L7/095
Abstract: 本发明提供了一种适用于电荷泵锁相环的可配置锁定检测电路，包括时钟相位差比较电路、锁定计数器B203、失锁计数器B204和SR锁存器SR251，时钟相位差比较电路，接收对外部输入的两路时钟信号进行相位差比较，当相位差绝对值小于等于时间窗长度时，使能锁定计数器B203，复位并禁用失锁计数器B204；否则，使能失锁计数器B204，复位并禁用锁定计数器B203；锁定计数器B203和失锁计数器B204的输出端连接SR锁存器SR251的R端和S端，SR锁存器SR251的输出端为可配置锁定检测电路的锁定指示信号。该电路可降低“假失锁”发生的概率，提高锁定检测电路的可靠性。
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公开(公告)号：CN113472345A
公开(公告)日：2021-10-01
申请号：CN202110735947.7
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
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