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公开(公告)号：CN120049880A
公开(公告)日：2025-05-27
申请号：CN202510064152.6
申请日：2025-01-15
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明公开了一种用于高速接口自偏置锁相环的零盲区鉴频鉴相器电路，包括由真正单相时钟和反相器级联构成的UP通路和由真正单相时钟和反相器级联构成的DN通路，用于在高速接口的自偏置锁相环中检测输入参考信号与反馈信号的频率差与相位差，将其转换为对应的电信号，作为后续电荷泵充电和放电的控制信号，该零盲区鉴频鉴相器能够消除传统鉴频鉴相器的盲区问题，使鉴频鉴相器能够检测的相位差覆盖[‑2π,2π]，同时能够避免输入信号上升沿丢失导致的输出极性错误，保证鉴频鉴相器输出极性的正确性，且输出平均电压大，能够提高锁相环锁定速度。
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公开(公告)号：CN116203886B
公开(公告)日：2025-05-16
申请号：CN202310250901.5
申请日：2023-03-15
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于FPGA的高安全电路设计，包括鉴权电路、回读译码电路、寄存器控制电路三个模块。鉴权电路将对FPGA的加密码流进行身份验证，若鉴权失败，将通过逻辑运算控制WBSTAR寄存器读出的值为预设的值；或在鉴权失败后，破坏针对WBSTAR寄存器回读的地址译码过程以使其回读地址错误。本发明根据FPGA配置及回读过程进行高安全设计，以鉴权结果控制回读地址译码过程或WBSTAR寄存器的读权限，保护FPGA的加密码流和数据，有效的防止了恶意码流注入和后门问题。
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公开(公告)号：CN108388301B
公开(公告)日：2021-04-13
申请号：CN201810139148.1
申请日：2018-02-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05F1/575
Abstract: 一种抗单粒子加固数字低压差线性稳压器。使用数字方式实现，其中包括控制电路、细调比较器电路、粗调比较器电路、状态译码电路、粗调移位链、中调移位链、细调移位链、保持移位环、保持移位环、传输晶体管阵列等模块。通过将供电过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题：粗调阶段的快速搜索可以将响应速度提高数倍；细调阶段最小化传输晶体管的标准宽长优化电源纹波；中调阶段为粗调与细调的过渡与缓冲。采用加固单元、系统加固等多种方式对电路进行抗辐射加固。
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公开(公告)号：CN107453750B
公开(公告)日：2020-09-11
申请号：CN201710580636.1
申请日：2017-07-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/17736 , H03K19/17724
Abstract: 一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。
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公开(公告)号：CN109088619A
公开(公告)日：2018-12-25
申请号：CN201810815991.7
申请日：2018-07-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K5/00
Abstract: 一种使能信号产生方法及电路，电路主要包括初始化电路、使能信号输出电路、检测码产生电路。本发明通过接收延时链延时单元控制信号，对延时单元控制信号的数值进行检测，产生延时单元使能信号，对含使能控制端的可调延时链进行分组控制。本发明采用使能信号分组控制方案和使能信号预开启控制方案对延时单元进行使能控制，减少了使能信号产生电路中的硬件资源，提高了使能信号响应速度，使设计人员可以根据延时链级数和设计需求自由选择延时单元使能信号的控制方案。
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Patent Agency Ranking
公开(公告)号：CN120029767A
公开(公告)日：2025-05-23
申请号：CN202510077690.9
申请日：2025-01-17
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F9/50 , G06F30/331
Abstract: 本发明公开了一种适用于大规模可编程器件的自适应快速穿通时钟网络，采用“根节点‑叶节点”的时钟网络架构，时钟线包含布线时钟和分配时钟，具有水平和垂直两种走向。布线时钟不具有任何负载可以实现快速穿通效果，主要用于将时钟信号高质量传输至所需时钟区域的根节点；分配时钟连接相应的叶节点，主要用于将时钟分配至逻辑资源叶时钟中。在时钟传输过程中，首先由布线时钟将时钟信号以最小损耗传输到根节点，再由分配时钟将时钟信号传输到相应的叶节点，进而产生叶时钟提供给相应的逻辑资源。通过这种方式，可以有效地降低时钟网络传输偏斜和时钟抖动，且仅消耗从时钟源到时钟负载所需的功率，有效地降低时钟网络的功耗。
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公开(公告)号：CN111010167B
公开(公告)日：2023-10-03
申请号：CN201911109126.1
申请日：2019-11-13
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明涉及一种用于高速接口电路的自适应电荷泵锁相环，包括锁相环路、辅助电路，所述辅助电路包括输入时钟缓冲器B101、时钟计数器B102、电压检测模块B106、低压差线性稳压器B107、偏置电路B108、与门G111、开关；本发明利用自适应电路结构提高锁相环路的稳定性、减小锁相环输出时钟信号的噪声，并且引入电压检测模块实时监测压控振荡器控制电压，如果压控振荡器工作在过高或过低的频率上，则使锁相环暂停工作，并将压控振荡器重置在合适的工作点上再重启锁相环，防止锁相环锁定在错误的频率点处。
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公开(公告)号：CN112564673B
公开(公告)日：2023-08-29
申请号：CN202011476192.5
申请日：2020-12-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/017
Abstract: 本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。
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公开(公告)号：CN111147050B
公开(公告)日：2023-07-04
申请号：CN201911330758.0
申请日：2019-12-20
Applicant: 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC: H03K3/02 , H03K3/3565
Abstract: 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
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公开(公告)号：CN115914269A
公开(公告)日：2023-04-04
申请号：CN202211153867.1
申请日：2022-09-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L67/12 , H04L41/12 , H04L45/74 , H04L67/568
Abstract: 本发明提供一种基于延迟锁相环的智能变电站网络平稳传输方法及系统，涉及网络优化领域，用以平稳智能变电站数据流传输的通信时延，保证网络的性能平稳。本发明的基于延迟锁相环的网络平稳传输方法，包括：构建智能变电站网络系统的网络拓扑结构模型；在网络中继设备处采集数据流到达与转发的时间，计算数据流传输模型；获取延迟锁相环模块提供的16路标准参考信号；根据数据流传输相位误差计算数据流在网络中继设备中的缓存时间与后续网络中继设备的传输方法。本发明可平稳网络性能，减少数据流传输时延的波动性。
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