公开(公告)号：CN117789780A

公开(公告)日：2024-03-29

申请号：CN202311465910.2

申请日：2023-11-06

Applicant: 北京微电子技术研究所 ,  北京时代民芯科技有限公司

Inventor： 刘亚泽 ,  陈雷 ,  孙华波 ,  杨铭谦 ,  孙健爽 ,  翟笑 ,  孙晋怡 ,  彭宝莉 ,  赵美然 ,  张伟

IPC: G11C7/10 ,  G11C7/22 ,  G11C8/10

Abstract: 一种片上大容量双端口同步存储器，包括端口控制器、时钟控制器、地址译码器、读写控制器、三个存储阵列、一个带时钟反馈的存储阵列。端口控制器接收两个端口的输入数据、地址、写使能等信号，将其转换为内部信号，将内部输出信号转换为两个端口输出数据；时钟控制器用于接收时钟，产生内部时钟；地址译码器用于将内部地址信号转换为字线驱动信号和读写控制信号；读写控制器用于接收读写控制信号，将内部输入信号写入存储阵列，或将存储阵列中的数据读出为内部输出信号；四个存储阵列用于存储数据，同时提供时钟反馈通路。本发明能够内部产生时序信号，实现两个端口同步读写，具有灵活、面积小、大容量等优点，可实现片上海量数据缓存等应用场景。

公开(公告)号：CN117634380A

公开(公告)日：2024-03-01

申请号：CN202311523870.2

申请日：2023-11-15

Applicant: 北京微电子技术研究所 ,  北京时代民芯科技有限公司

Inventor： 张彦龙 ,  张伟 ,  陈雷 ,  孙华波 ,  杨铭谦 ,  孙健爽 ,  赵美然 ,  王紫石 ,  刘亚泽 ,  翟笑 ,  孙晋怡 ,  彭宝莉

IPC: G06F30/34 ,  G06F30/347

Abstract: 本发明属于集成电路领域，具体涉及了一种基于半双工可扩展互连总线的多芯粒FPGA配置电路，旨在解决现有的扩大FPGA电路规模技术设计周期长，性能增幅有限的问题。本发明包括：n个FPGA芯粒，其中每个FPGA芯粒包括1个芯片配置控制电路和多个SHDI总线电路；n个芯粒包括1个主芯粒和n‑1个从芯粒；n个FPGA芯粒通过SHDI总线电路连接，并通过SHDI总线电路进行双向数据传输和双向信息传递；SHDI总线电路通过数据信号线DATA进行连接；SHDI总线电路将多个FPGA芯粒以单向菊花链的方式连接起来，构成JTAG菊花链电路；每个芯粒具有相同的配置控制电路。本发明可以快速实现FPGA资源的成倍增长。

公开(公告)号：CN120029767A

公开(公告)日：2025-05-23

申请号：CN202510077690.9

申请日：2025-01-17

Applicant: 北京微电子技术研究所 ,  北京时代民芯科技有限公司

Inventor： 陈雷 ,  彭宝莉 ,  杨铭谦 ,  孙健爽 ,  孙晋怡 ,  孙华波 ,  张伟 ,  王紫石 ,  郭琨 ,  翟笑

IPC: G06F9/50 ,  G06F30/331

Abstract: 本发明公开了一种适用于大规模可编程器件的自适应快速穿通时钟网络，采用“根节点‑叶节点”的时钟网络架构，时钟线包含布线时钟和分配时钟，具有水平和垂直两种走向。布线时钟不具有任何负载可以实现快速穿通效果，主要用于将时钟信号高质量传输至所需时钟区域的根节点；分配时钟连接相应的叶节点，主要用于将时钟分配至逻辑资源叶时钟中。在时钟传输过程中，首先由布线时钟将时钟信号以最小损耗传输到根节点，再由分配时钟将时钟信号传输到相应的叶节点，进而产生叶时钟提供给相应的逻辑资源。通过这种方式，可以有效地降低时钟网络传输偏斜和时钟抖动，且仅消耗从时钟源到时钟负载所需的功率，有效地降低时钟网络的功耗。