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公开(公告)号：CN114221297B
公开(公告)日：2025-03-07
申请号：CN202111435849.8
申请日：2021-11-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H02H5/04
Abstract: 本发明公开了一种使能控制的具有热滞回功能的过温保护电路，本发明电路包括启动电路、温度监测电路和输出级电路，采用使能信号控制电路的开启与关闭。启动电路用于使电路摆脱简并偏置点，温度监测电路监控芯片的温度，温度监测电路的输出与输出级电路连接，输出级电路输出过温控制信号，当芯片温度上升到过温开启阈值点时，过温控制信号发生跳变，控制芯片不再工作，从而使得芯片降温，同时，本发明电路还具有热滞回功能，当芯片温度下降到过温关断阈值点时，芯片重新正常工作，此外，本发明在温度监测电路中设计了电压反馈结构，防止过温控制信号跳变时发生热振荡现象，同时为电路产生了热滞回区间。
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公开(公告)号：CN113872588A
公开(公告)日：2021-12-31
申请号：CN202111012408.7
申请日：2021-08-31
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/0185
Abstract: 本发明涉及一种适用LVDS接收级的冷备份和失效保护电路，该电路包括浮阱结构电路、Failsafe电路和上电偏置电路。浮阱结构电路在电源正常上电时，对N阱进行充电，N阱被充电至电源电压，保证Failsafe电路正常工作；在电源掉电或者浮空条件下，切断LVDS输入端与电源的寄生通道，实现冷备份功能；Failsafe电路在端口浮空条件下，将LVDS的P端拉升至电源电位，N端拉低至地端电位，保证输出为稳态高电平；上电偏置电路在电源上电时提供偏置电压，保证浮阱结构电路正常工作。本发明电路在满足失效保护功能的同时，在电源掉电或者浮空条件下，可以切断从端口到电源的通路，满足冷备份需求。
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公开(公告)号：CN105702296B
公开(公告)日：2019-07-23
申请号：CN201610127480.7
申请日：2016-03-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。
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公开(公告)号：CN105761746A
公开(公告)日：2016-07-13
申请号：CN201610080515.6
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/413
CPC classification number: G11C11/413
Abstract: 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。
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公开(公告)号：CN105356875A
公开(公告)日：2016-02-24
申请号：CN201510616844.3
申请日：2015-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
CPC classification number: H03K19/17728
Abstract: 本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
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Patent Agency Ranking
公开(公告)号：CN103840823A
公开(公告)日：2014-06-04
申请号：CN201410051652.8
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路，该刷新电路设计有7个输入管脚、8个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN119270022A
公开(公告)日：2025-01-07
申请号：CN202411272060.9
申请日：2024-09-11
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G01R31/28
Abstract: 本发明提出一种用于高速串行IO接口接收端的通用测试采样电路，包括第一低通滤波器、第二低通滤波器和第一RX测试采样电路、第二RX测试采样电路以及第一比较器、第二比较器和为两个RX测试采样电路和两个比较器提供参考电压及偏置电压的RX测试偏置电路，该通用测试采样电路可以分别对高速串行IO接口接收端的两个差分信号通路中的每一路进行测试采样，根据接收的信号，来判断PCB电路板、压焊点和IO内部是否存在短路、断路。本发明中提出的通用测试采样电路适用于高速度数据传输率串行接口(10G波特率以上)中的差分接收端，并且通过模式选择信号可分别工作在直流模式和交流模式两种情况下，既可以对直流信号采样又可以对交流信号采样。
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公开(公告)号：CN116170005A
公开(公告)日：2023-05-26
申请号：CN202211236955.8
申请日：2022-10-10
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/003 , H03K19/0185
Abstract: 本发明一种适用MLVDS驱动器的冷备份和压摆率控制电路，该电路包括预驱动电路、冷备份电路和MLVDS输出驱动电路。预驱动电路输出端连接输出级电路，冷备份电路是输出级电路的一部分。预驱动电路用于产生8相等延迟开关信号，相邻两相开关信号的延迟差为TD，8相开关信号分别控制输出级电路中不同尺寸的MOS管是否导通；冷备份电路实现在电源浮空或接地条件下，输出端口耐正高压/负压漏电；MLVDS输出驱动电路用于提供足够大的驱动能力，同时在外部负载两端产生差分信号。
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公开(公告)号：CN105760250B
公开(公告)日：2018-11-06
申请号：CN201610079915.5
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。
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公开(公告)号：CN105761746B
公开(公告)日：2018-09-11
申请号：CN201610080515.6
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。
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