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公开(公告)号：CN111599758A
公开(公告)日：2020-08-28
申请号：CN202010494868.7
申请日：2020-06-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。这样，源漏之间存在纵向的沟道层，沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，能够提供多样化的器件结构，更能满足用户需求。
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公开(公告)号：CN111599757A
公开(公告)日：2020-08-28
申请号：CN202010494852.6
申请日：2020-06-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层和第二堆叠层之间的介质层可以作为隔离层，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。衬底上可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
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公开(公告)号：CN112582257B
公开(公告)日：2024-05-31
申请号：CN202011321947.4
申请日：2020-11-23
Applicant: 中国科学院微电子研究所
IPC: H01L21/02
Abstract: 本发明公开了一种用于半导体量子计算的应变纯化硅衬底及其形成方法，属于半导体技术领域，用以解决现有技术中外延纯化硅受衬底自然硅同位素成分的影响较大、纯化硅的电子迁移率较低的问题。本发明的纯化硅锗衬底包括依次层叠的自然硅支撑衬底、绝缘层、纯化硅锗层和纯化硅层。本发明的形成方法为在基础衬底上外延形成多层硅锗缓冲层和纯化硅锗层，得到施主衬底；提供一自然硅支撑衬底；在施主衬底和/或自然硅支撑衬底上形成至少一层绝缘层；将施主衬底与自然硅支撑衬底键合，去除基础衬底和多层硅锗缓冲层或去除基础衬底、多层硅锗缓冲层和部分纯化硅锗层，得到纯化硅锗衬底；在纯化硅锗衬底上外延形成纯化硅层，得到应变纯化硅衬底。本发明的纯化硅锗衬底及其形成方法可用于半导体量子计算。
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公开(公告)号：CN116666182A
公开(公告)日：2023-08-29
申请号：CN202210147373.6
申请日：2022-02-17
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01J37/32
Abstract: 本发明公开一种固定装置及等离子体设备，涉及半导体设备技术领域，能够减少固定件被电弧刻蚀而产生的颗粒污染物。该固定装置应用于工艺腔，该工艺腔具有安装孔；固定装置包括固定件以及用于保护所述固定件的保护件，固定件安装于工艺腔的安装孔内；保护件设置在固定件的顶部。本发明提供的一种固定装置及等离子体设备用于半导体器件、半导体芯片制造。
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公开(公告)号：CN116651248A
公开(公告)日：2023-08-29
申请号：CN202210147359.6
申请日：2022-02-17
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: B01F25/27
Abstract: 本发明公开一种废液排放设备、废液排放方法及废液排放系统，涉及半导体设备技术领域，能够降低排放通道堵塞的几率。该废液排放设备包括排放装置和喷液装置。排放装置具有排放通道。喷液装置设置在排放装置上，用于向排放通道喷射稀释剂。本发明提供的一种废液排放设备、废液排放方法及废液排放系统用于半导体器件、半导体芯片制造。
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Patent Agency Ranking
公开(公告)号：CN111599757B
公开(公告)日：2023-05-23
申请号：CN202010494852.6
申请日：2020-06-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层和第二堆叠层之间的介质层可以作为隔离层，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。衬底上可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
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公开(公告)号：CN111785719B
公开(公告)日：2023-05-12
申请号：CN202010490689.6
申请日：2020-06-02
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H10B12/00
Abstract: 本公开提供一种半导体存储器、其制作方法及一种电子设备。本公开的半导体存储器包括：位线层，具有至少一条位线；有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；贴着有源区的侧壁形成的栅堆叠；以及，存储层，位于所述有源层上方并且包括至少两个存储区。该半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
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公开(公告)号：CN115802870A
公开(公告)日：2023-03-14
申请号：CN202211682258.5
申请日：2022-12-26
Applicant: 中国科学院微电子研究所 , 合肥国家实验室
Abstract: 本申请提供了一种量子阱结构及其制造方法，包括衬底，在衬底上依次层叠第一势垒层、第一量子阱层、第二量子阱层、第二势垒层、顶栅，位于衬底上且与第一势垒层接触的底栅，位于第一量子阱层和第二量子阱层的第一侧侧壁的铝层，还包括位于第一量子阱层和第二量子阱层的第二侧侧壁的第一电极，位于第二量子阱层的第三侧侧壁的第二电极，第二侧侧壁和第三侧侧壁分别与第一侧侧壁相邻。通过量子阱层之间的耦合产生处于玻色‑爱因斯坦凝聚下的超流体相，由于在量子阱的侧壁上设置有铝层实现了将超流体相与超导引线耦合保证了耦合界面清晰，创造出了研究分数量子霍尔效应和超导‑超流体混合量子计算技术的高质量、界面清晰的量子阱结构。
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公开(公告)号：CN115763255A
公开(公告)日：2023-03-07
申请号：CN202211462896.6
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过先在第一硅衬底上沉积由二氧化硅和氮化硅交替层叠形成的叠层，并在叠层中刻蚀形成线条沟槽图案；之后填充锗硅材料，并在叠层的上方外延生长第一锗硅层，使外延第一锗硅层过程中产生的缺陷尽量多的限制在线条沟槽图案中，减少最后制备出的第一锗硅层内部的晶格缺陷。之后在第一锗硅层上方形成二氧化硅层或氮化硅层，对第一硅衬底、叠层、第一锗硅层及二氧化硅层或氮化硅层进行退火处理，以使第一锗硅层内部产生拉应力，再去除位于第一锗硅层上方的二氧化硅层或氮化硅层，实现高质量的SixGe1‑xOI衬底的制备。
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公开(公告)号：CN115084002A
公开(公告)日：2022-09-20
申请号：CN202110271228.4
申请日：2021-03-12
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H01L21/308 , H01L27/108
Abstract: 本申请涉及半导体技术领域，具体涉及一种沟槽的形成方法，包括以下步骤：在半导体衬底上层叠设置模氧化层；在所述模氧化层上形成用于刻蚀的硬掩模层，所述硬掩模层包括SiGe或经退火热处理的非晶硅；形成沟槽。硬掩模层包括SiGe或经退火热处理的非晶硅，提高了硬掩模层的刻蚀均匀性，避免了硬掩模层在刻蚀过程中导致的图案缺陷，提升了电容器的容量值，提高了生产率。
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