公开(公告)号：CN104157554A

公开(公告)日：2014-11-19

申请号：CN201410406487.3

申请日：2014-08-18

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 许宝建 ,  蔡奇 ,  金庆辉 ,  赵建龙 ,  叶林 ,  狄增峰

IPC: H01L21/02

CPC classification number: H01L21/0209 ,  H01L21/02052 ,  H01L21/02096

Abstract: 本发明涉及一种锗材料表面稳定钝化的方法，其特征在于利用Ge与含长碳链硫醇，在特定条件下反应，通过调整反应体系的成份和温度，实现Ge表面氧化层的有效去除，实现Ge表面的稳定钝化保护，所述的长碳链硫醇为CH3(CH2)nSH，n≥9。具体为n＝11的十二硫醇，n＝15的十六硫醇或n＝17的十八硫醇。本发明制备的钝化Ge在大气环境下能长时间(>15天，至少15天)维持稳定，远远大于已报到的48h，其在水相(高湿度)条件下的稳定时间也超过10天，远大于已报到的数小时；本发明提供的Ge表面清洗与钝化的方法，具有操作简单、使用方便、成本低廉、钝化效果明显等优点。

公开(公告)号：CN102790004B

公开(公告)日：2014-06-11

申请号：CN201110125558.9

申请日：2011-05-16

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 卞剑涛 ,  狄增峰 ,  张苗

IPC: H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76224 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878

Abstract: 本发明公开了一种全隔离混合晶向SOI衬底的制备方法，以及基于该方法的CMOS集成电路制备方法。本发明提出的全隔离混合晶向SOI衬底制备方法，采用SiGe层作为第一晶向外延的虚拟衬底层，从而可以形成第一晶向的顶层应变硅；采用多晶硅支撑材料作为连接第一晶向的顶层应变硅与第二晶向的顶层硅的支撑，从而可去除第一晶向顶层应变硅下方的SiGe层，填充绝缘材料形成绝缘埋层。该方法形成的顶层硅和绝缘埋层厚度均匀、可控，窗口内形成的应变硅与窗口外的顶层硅具有不同晶向，可分别为NMOS及PMOS提供更高的迁移率，从而提升了CMOS集成电路的性能。

公开(公告)号：CN103633010A

公开(公告)日：2014-03-12

申请号：CN201210310581.X

申请日：2012-08-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张苗 ,  陈达 ,  狄增峰 ,  薛忠营 ,  卞剑涛 ,  王刚

IPC: H01L21/762 ,  H01L21/20 ,  H01L21/304

CPC classification number: H01L21/76254 ,  H01L21/30604 ,  H01L21/30625 ,  H01L21/2007 ,  H01L21/304

Abstract: 本发明提供一种利用掺杂超薄层吸附制备超薄绝缘体上材料的方法。该方法首先在第一衬底上依次外延生长超薄掺杂单晶薄膜和超薄顶层薄膜，并通过离子注入和键合工艺，制备出高质量的超薄绝缘体上材料。所制备的超薄绝缘体上材料的厚度范围为5~50nm。本发明利用超薄掺杂单晶薄膜对其下注入离子的吸附作用，形成微裂纹以致剥离，剥离后绝缘体上材料表面粗糙度小。此外，杂质原子增强了超薄单晶薄膜对离子的吸附能力，得以降低制备过程中的离子注入剂量和退火温度，有效减轻了顶层薄膜中注入的损伤，达到了提高生产效率和降低生产成本的目的。

公开(公告)号：CN103474386A

公开(公告)日：2013-12-25

申请号：CN201310447610.1

申请日：2013-09-26

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张苗 ,  陈达 ,  狄增峰 ,  薛忠营 ,  叶林 ,  王刚 ,  母志强

IPC: H01L21/762

Abstract: 本发明提供一种利用C掺杂SiGe调制层制备SGOI或GOI的方法，包括步骤：1）于SOI的顶硅层表面形成C掺杂SiGe调制层；2）于所述C掺杂SiGe调制层表面形成SiGe材料层；3）于所述SiGe材料层表面形成Si帽层；4）对上述结构进行氧化退火，以氧化所述Si帽层，并逐渐氧化所述SiGe材料层、C掺杂SiGe调制层及顶硅层，使所述SiGe材料层及C掺杂SiGe调制层中的Ge向所述顶硅层扩散并逐渐浓缩，最终形成顶SiGe层或顶Ge层以及上方的SiO2层；5）去除所述SiO2层。本发明利用C掺杂SiGe调制层减小SOI顶硅层和外延的SiGe材料层之间的晶格失配，从而减小浓缩过程中缺陷的产生。本发明所制备的SGOI具有高弛豫、低缺陷密度、高Ge组分等优点。

公开(公告)号：CN102627274B

公开(公告)日：2013-11-06

申请号：CN201210120753.7

申请日：2012-04-23

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 王庶民 ,  龚谦 ,  谢晓明 ,  王海龙 ,  狄增峰 ,  丁古巧 ,  柳庆博

IPC: C01B31/04

CPC classification number: C23C16/26 ,  B82Y30/00 ,  B82Y40/00 ,  C01B32/186 ,  C01B32/188

Abstract: 本发明属于无机化合物技术领域，尤其涉及一种以CBr4为源材料利用分子束外延(MBE)或者化学气相沉淀(CVD)等方法直接制备石墨烯的方法。一种制备石墨烯的方法，包括如下步骤：选取适当的材料作为衬底；在衬底表面直接沉积催化剂和CBr4；对沉积所得的样品进行退火处理。相比于其他技术，本发明方法的创新点是可以定量可控地在任意基底上沉积催化剂和CBr4源，催化剂和CBr4源在基底表面发生反应而形成石墨烯。这样可以极大限度地减弱石墨烯生长对基底材料的依赖性，人们可以根据不同的应用背景选择不同的基底材料。

公开(公告)号：CN103295964A

公开(公告)日：2013-09-11

申请号：CN201210046230.2

申请日：2012-02-27

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 卞剑涛 ,  狄增峰 ,  张苗

IPC: H01L21/8238 ,  H01L21/762 ,  H01L21/336 ,  H01L29/06 ,  H01L29/04 ,  H01L29/10

CPC classification number: H01L21/84 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823857 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207

Abstract: 本发明提供一种基于混合晶向SOI及沟道应力的器件系统结构及制备方法。根据本发明的制备方法，首先制备（100）/（110）全局混晶SOI结构；接着，在全局混晶SOI结构上依次外延弛豫的锗硅层和应变硅层后，再形成（110）外延图形窗口，并在（110）外延图形窗口处外延（110）硅层及非弛豫的锗硅层后，使图形化混晶SOI结构表面平坦化，接着再形成隔离器件的隔离结构，最后在（110）衬底部分制备P型高压器件结构、在（100）衬底部分制备N型高压器件结构和/或低压器件结构，由此可有效提高各器件的载流子迁移率，改善高压器件的Rdson，提高各器件性能，有利于进一步提高集成度、降低功耗。

公开(公告)号：CN103208413A

公开(公告)日：2013-07-17

申请号：CN201210008202.1

申请日：2012-01-12

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 狄增峰 ,  陈龙 ,  魏星 ,  张苗 ,  王曦

IPC: H01L21/02

Abstract: 本发明提供一种可控硅纳米线阵列的制备方法，采用晶向相同的两硅衬底，进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，所以利用应力优先刻蚀，对这种网格分布的螺旋位错线所影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛，最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。

公开(公告)号：CN103165512A

公开(公告)日：2013-06-19

申请号：CN201110418797.3

申请日：2011-12-14

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 姜海涛 ,  狄增峰 ,  张苗 ,  卞剑涛 ,  王曦

IPC: H01L21/762 ,  H01L21/02

Abstract: 本发明提供一种超薄绝缘体上半导体材料及其制备方法，通过生长Ge组分呈梯度渐变的多个Si1-xGex过渡层及Si1-zGez停止层，在Si1-zGez停止层上生长半导体层，然后使所述半导体层与一具有绝缘层的衬底键合，最后通过智能剥离技术进行剥离，经过表面处理后制备出超薄绝缘体上半导体材料。采用本方法制备的超薄绝缘体上半导体材料具有较小的厚度，适用于较小特征尺寸的集成电路，可以提高集成电路的集成度。本发明工艺操作简单，适用于一般工业的半导体工艺。

公开(公告)号：CN103137565A

公开(公告)日：2013-06-05

申请号：CN201110384236.6

申请日：2011-11-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 俞文杰 ,  张波 ,  赵清太 ,  狄增峰 ,  张苗 ,  王曦

IPC: H01L21/8249 ,  H01L29/06

Abstract: 本发明提供一种图形化绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。

公开(公告)号：CN103137546A

公开(公告)日：2013-06-05

申请号：CN201110384180.4

申请日：2011-11-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 俞文杰 ,  张波 ,  赵清太 ,  狄增峰 ,  张苗 ,  王曦

IPC: H01L21/768 ,  H01L21/8248

Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/NiSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Ni层，通过退火工艺使Ni层与Si衬底反应生成NiSi2，通过刻蚀工艺控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物NiSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入NiSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。