公开(公告)号：CN102623345A

公开(公告)日：2012-08-01

申请号：CN201210076934.4

申请日：2012-03-21

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  徐大伟 ,  夏超 ,  曹铎 ,  贾婷婷 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。

公开(公告)号：CN101916730B

公开(公告)日：2012-07-11

申请号：CN201010234294.6

申请日：2010-07-22

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/36

CPC classification number: H01L29/7824 ,  H01L29/0634

Abstract: 本发明公开了一种具有线性缓冲层的SOI超结LDMOS制作方法，该方法通过计算缓冲层杂质浓度，制作缓冲层掺杂版图，从而利用离子注入制作出杂质在横向上近似线性分布的缓冲层，然后在制作有缓冲层的SOI衬底上外延单晶硅至器件所需厚度，在缓冲层旁形成p阱体区，随后在p阱体区上制作栅区、源区、体接触区，并在缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。该制作方法通过在超结下面引入一层杂质浓度在横向上近似线性分布的缓冲层，补偿纵向电场的剩余电荷，进而可消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响，提高器件击穿电压。

公开(公告)号：CN102130012B

公开(公告)日：2012-06-27

申请号：CN201010619485.4

申请日：2010-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  夏超 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/265

CPC classification number: H01L29/7824 ,  H01L29/0634 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/66681

Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。

公开(公告)号：CN101916729B

公开(公告)日：2012-06-13

申请号：CN201010234273.4

申请日：2010-07-22

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明公开了一种具有多层超结结构的绝缘体上硅LDMOS器件的制作方法，该方法采用SOI衬底对顶层硅的一部分进行离子注入形成第一层超结结构；然后在形成有至少一层超结结构的SOI衬底上制备外延层，利用与制作第一层超结结构相同的工艺条件制作另一层超结结构，且使上下层超结结构的n型柱区和p型柱区交错排列，得到至少由两层超结结构组成的多层超结结构；之后再制作体区、栅区、源区、漏区和体接触区完成器件。该方法通过外延及离子注入技术形成多层超结结构，且上下两层超结结构的p/n型柱区交错排布，能够进一步提高p/n型柱区间的接触面积，且不会带来显著的副作用，保证器件的抗击穿能力比传统的超结LDMOS更高。

公开(公告)号：CN101916728B

公开(公告)日：2012-05-30

申请号：CN201010231665.5

申请日：2010-07-20

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/762 ,  H01L21/3205

CPC classification number: H01L29/7824 ,  H01L21/76283 ,  H01L29/0634 ,  H01L29/423 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835 ,  H01L29/78603

Abstract: 本发明公开了一种可完全消除衬底辅助耗尽效应的SOI超结LDMOS结构的制作工艺，包括以下步骤：步骤一，利用键合工艺制作SOI埋氧层下的导电层；所述导电层的详细制作过程为：在第一体硅片上淀积一层阻挡层，再淀积一层电荷引导层，获得第一中间结构；在第二体硅片上热氧化形成二氧化硅层，然后淀积一层阻挡层，最后再淀积一层电荷引导层，获得第二中间结构；通过金属键合技术将所述第一中间结构和第二中间结构键合，获得SOI埋氧层下的导电层；步骤二，在具有导电层的SOI衬底上制作超结LDMOS结构。本发明能将积聚在埋氧层下界面处的电荷释放，消除纵向电场对p/n柱区电荷平衡的影响，进而完全消除衬底辅助耗尽效应，提高器件的击穿电压。

公开(公告)号：CN101789435B

公开(公告)日：2011-11-16

申请号：CN200910200718.4

申请日：2009-12-24

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  俞跃辉 ,  肖德元 ,  王中健 ,  徐大朋

IPC: H01L27/12 ,  H01L29/78 ,  H01L29/38 ,  H01L21/84

Abstract: 本发明公开了一种基于垂直栅SOI CMOS器件的超结结构及其制作方法，该结构包括SOI衬底，以及生长在SOI衬底上的栅区、源区、沟道区、漂移区、漏区，所述栅区与埋氧层垂直并直接接触，沟道区和漏区之间设有pn柱区上下排列的漂移区，且漂移区中居于下方的柱区与漏区掺杂类型一致。本发明在垂直栅SOI CMOS器件的基础上，将单一掺杂类型的漂移区改造成pn柱区交错的漂移区，尽可能使得漂移区在达到击穿电压时全耗尽，各处电场分布得到优化，电场峰值在漂移区、漂移区与沟道区交界处、漂移区与漏区交界处降低并平坦化，在继承了垂直栅SOI CMOS器件消除浮体效应的基础上，大大提升了SOI LDMOS的抗高压击穿能力。

公开(公告)号：CN102226270A

公开(公告)日：2011-10-26

申请号：CN201110110338.9

申请日：2011-04-29

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  徐大伟 ,  王中健 ,  夏超 ,  何大伟 ,  宋朝瑞 ,  俞跃辉

IPC: C23C16/44 ,  C23C16/40 ,  H01L21/285 ,  H01L21/334 ,  H01L29/94

CPC classification number: H01L29/94 ,  H01L21/28167 ,  H01L21/28194 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66181

Abstract: 本发明提供一种沉积栅介质的方法、制备MIS电容的方法及MIS电容。其中，在沉积栅介质的方法中，首先采用O2等离子体及包含氮元素的等离子体对半导体衬底表面进行预处理，以便在所述半导体表面形成含氮的氧化层；接着，采用等离子增强原子层沉积法在所述含氮的氧化层表面生长高介电常数的栅介质层，且在该栅介质层生长过程中，所述氧化层转变为介电常数高于SiO2的缓冲层，在此基础上，再在已形成的半导体结构上下表面形成金属电极，由此便制备形成了MIS电容。本发明的优点在于：缓冲层的存在可以有效改善半导体材料与高k的栅介质层之间的界面特性，而且可以减少等效栅氧厚度（EOT）的增加，提高电学性能。

公开(公告)号：CN102201405A

公开(公告)日：2011-09-28

申请号：CN201110124793.4

申请日：2011-05-16

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  夏超 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟

IPC: H01L27/02 ,  H01L27/12 ,  H01L29/06 ,  H01L21/84 ,  H01L21/762

Abstract: 本发明公开了一种基于图形化的SOIESD保护器件及其制作方法。该ESD器件结构包括：底层衬底；位于所述底层衬底上的绝缘埋层；位于所述绝缘埋层上的有源区；以及穿过所述绝缘埋层连接所述有源区与底层衬底的导通栓；其中，所述有源区包括P阱区和N阱区，所述P阱区和N阱区之间形成横向的PN结；所述导通栓位于所述PN结下方；在所述PN结之上设有场氧区；在所述P阱区之上设有阴极接触端；在所述N阱区之上设有阳极接触端。本器件在埋氧层上开了一个窗口，此窗口一方面可以很好的释放ESD大电流产生的热量，另一方面可以很好的改善器件的抗ESD能力。能够在HBM（人体模型）中实现抗ESD电压达到2kV以上，达到了目前人体模型的工业标准。

公开(公告)号：CN101944505A

公开(公告)日：2011-01-12

申请号：CN201010220360.4

申请日：2010-07-06

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 程新红 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟 ,  夏超

IPC: H01L21/77 ,  H01L21/316

CPC classification number: H01L21/84 ,  H01L29/0653 ,  H01L29/402 ,  H01L29/66681 ,  H01L29/7824

Abstract: 本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法，首先在SOI基板表面开设凹陷区和至少一隔离沟槽，再在凹陷区填充氧化物，并对隔离沟槽和待制备低压器件的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化，接着再将隔离沟槽填充满氧化物，随后进行掺杂、淀积在内的一系列处理后分别形成作为高压功率器件和低压器件漏极、源极和栅极的P型区域、N型区域以及栅极区域，随后再淀积一氧化层，使得处于SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构，最后再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此可形成耐700V以上高压的多器件芯片。

公开(公告)号：CN101916728A

公开(公告)日：2010-12-15

申请号：CN201010231665.5

申请日：2010-07-20

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 程新红 ,  何大伟 ,  王中健 ,  徐大伟 ,  宋朝瑞 ,  俞跃辉

IPC: H01L21/336 ,  H01L21/762 ,  H01L21/3205

CPC classification number: H01L29/7824 ,  H01L21/76283 ,  H01L29/0634 ,  H01L29/423 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835 ,  H01L29/78603

Abstract: 本发明公开了一种可完全消除衬底辅助耗尽效应的SOI超结LDMOS结构的制作工艺，包括以下步骤：步骤一，利用键合工艺制作SOI埋氧层下的导电层；所述导电层的详细制作过程为：在第一体硅片上淀积一层阻挡层，再淀积一层电荷引导层，获得第一中间结构；在第二体硅片上热氧化形成二氧化硅层，然后淀积一层阻挡层，最后再淀积一层电荷引导层，获得第二中间结构；通过金属键合技术将所述第一中间结构和第二中间结构键合，获得SOI埋氧层下的导电层；步骤二，在具有导电层的SOI衬底上制作超结LDMOS结构。本发明能将积聚在埋氧层下界面处的电荷释放，消除纵向电场对p/n柱区电荷平衡的影响，进而完全消除衬底辅助耗尽效应，提高器件的击穿电压。