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公开(公告)号：CN115132575A
公开(公告)日：2022-09-30
申请号：CN202210268777.0
申请日：2022-03-18
Applicant: 三菱电机株式会社
IPC: H01L21/266 , H01L21/28 , H01L21/336
Abstract: 本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。
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公开(公告)号：CN109585529B
公开(公告)日：2022-06-28
申请号：CN201811109080.9
申请日：2018-09-21
Applicant: 三菱电机株式会社
IPC: H01L29/06
Abstract: 半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。
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公开(公告)号：CN113921605A
公开(公告)日：2022-01-11
申请号：CN202110756311.0
申请日：2021-07-05
Applicant: 三菱电机株式会社
Inventor： 西康一
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 提供沟槽栅极的栅极绝缘膜的可靠性提高的半导体装置。半导体装置包含半导体基板、栅极电极和多个沟槽栅极。半导体基板包含有源区域和配线区域。沟槽栅极从有源区域延伸至配线区域。该沟槽栅极在有源区域形成晶体管的一部分。栅极电极设置于配线区域，与沟槽栅极电连接。沟槽栅极的端部位于配线区域。栅极电极以将在沟槽栅极的端部形成的栅极接触部覆盖的方式设置。栅极电极经由栅极接触部而与沟槽栅极电连接。多个沟槽栅极仅沿一个方向延伸。
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公开(公告)号：CN112786691A
公开(公告)日：2021-05-11
申请号：CN202011163257.0
申请日：2020-10-27
Applicant: 三菱电机株式会社
Inventor： 西康一
IPC: H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 提供可抑制来自栅极电极的漏电流的半导体装置。本发明涉及的半导体装置具有：半导体基板，其至少具有第2导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第3半导体层的上层部的第1导电型的第4半导体层；第1栅极沟槽，其在厚度方向上贯通第4、第3以及第2半导体层而到达第1半导体层内；层间绝缘膜；第1主电极，其与第4半导体层相接；以及第2主电极，其设置于与第1主电极相反侧，第1栅极沟槽具有在下部侧设置的第1栅极电极和在上部侧设置的第2栅极电极。第1栅极电极与第1栅极绝缘膜相接，第1栅极电极的上表面以及第2栅极电极与第2栅极绝缘膜相接，第1栅极绝缘膜的厚度比第2栅极绝缘膜的厚度薄。
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公开(公告)号：CN108735808A
公开(公告)日：2018-11-02
申请号：CN201810359822.7
申请日：2018-04-20
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/423 , H01L21/331
CPC classification number: H01L29/7397 , H01L29/0696 , H01L29/0804 , H01L29/0821 , H01L29/1004 , H01L29/4236 , H01L29/66348
Abstract: 目的在于提供能够抑制耐压的下降的技术。半导体开关元件具有第1栅极电极和第2栅极电极。第1栅极电极隔着第1栅极绝缘膜配置于第1沟槽内，该第1沟槽从发射极区域的上表面到达半导体层，与发射极区域、基极区域及电荷存储层相交叉。第2栅极电极隔着第2栅极绝缘膜配置于第2沟槽内，该第2沟槽从发射极区域及导电区域的上表面到达半导体层，与发射极区域、基极区域、电荷存储层及导电区域相邻。第2沟槽的深度比第1沟槽的深度浅，且第2沟槽的宽度比第1沟槽的宽度窄。
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Patent Agency Ranking
公开(公告)号：CN114447097B
公开(公告)日：2025-05-13
申请号：CN202111244415.X
申请日：2021-10-25
Applicant: 三菱电机株式会社
Abstract: 目的在于提供能够降低接通电压的技术。半导体装置具有：载流子积蓄层；作为上层多晶硅的上层有源部，其配置于沿着将载流子积蓄层贯通的沟槽的上部的内壁的第1绝缘膜之上，与栅极电极连接；以及下层多晶硅，其配置于沿着沟槽的下部的内壁的第2绝缘膜之上，在下层多晶硅与上层有源部之间配置有第3绝缘膜。上层有源部的下端与载流子积蓄层的下端相比位于下方。
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公开(公告)号：CN113921605B
公开(公告)日：2025-04-18
申请号：CN202110756311.0
申请日：2021-07-05
Applicant: 三菱电机株式会社
Inventor： 西康一
Abstract: 提供沟槽栅极的栅极绝缘膜的可靠性提高的半导体装置。半导体装置包含半导体基板、栅极电极和多个沟槽栅极。半导体基板包含有源区域和配线区域。沟槽栅极从有源区域延伸至配线区域。该沟槽栅极在有源区域形成晶体管的一部分。栅极电极设置于配线区域，与沟槽栅极电连接。沟槽栅极的端部位于配线区域。栅极电极以将在沟槽栅极的端部形成的栅极接触部覆盖的方式设置。栅极电极经由栅极接触部而与沟槽栅极电连接。多个沟槽栅极仅沿一个方向延伸。
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公开(公告)号：CN114078962B
公开(公告)日：2024-09-24
申请号：CN202110928731.2
申请日：2021-08-13
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 提供具有缓冲层的半导体装置，该缓冲层能够缓和地阻止电压施加时的耗尽层的延伸，并且能够使用低浓度的质子而实现。半导体装置具有：N型漂移层(1)，设置于半导体基板(20)的第1主面与第2主面之间；及N型缓冲层(10)，设置于N型漂移层(1)与第1主面之间，杂质峰值浓度比N型漂移层高。N型缓冲层具有从第1主面侧起依次配置有第1缓冲层(101)、第2缓冲层(102)、第3缓冲层(103)及第4缓冲层(104)的构造。如果将第1缓冲层的杂质峰值位置与第2缓冲层的杂质峰值位置之间的距离设为L12，将第2缓冲层的杂质峰值位置与第3缓冲层的杂质峰值位置之间的距离设为L23，则满足L23/L12≥3.5的关系。
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公开(公告)号：CN113380882B
公开(公告)日：2024-07-16
申请号：CN202110239043.5
申请日：2021-03-04
Applicant: 三菱电机株式会社
Inventor： 西康一
IPC: H01L29/739 , H01L29/06 , H01L29/10
Abstract: 本发明目的是提供可降低阈值电压而不使RBSOA耐量及制造波动恶化的半导体装置。本发明所涉及的半导体装置具有：第1导电型的漂移层(2)；第1导电型的载流子存储层(14)，其设置于漂移层的第1主面侧；第2导电型的基极层(6)，其设置于载流子存储层的第1主面侧；第1导电型的发射极层(7)，其设置于基极层的第1主面侧；沟槽(8)，其以贯通发射极层、基极层及载流子存储层而到达漂移层的方式设置；栅极绝缘膜(9)，其设置于沟槽的内壁；栅极电极(10)，其隔着栅极绝缘膜埋入至沟槽内；以及第2导电型的集电极层(4)，其设置于漂移层的第2主面侧，基极层的杂质的峰值浓度大于或等于1.0E17cm‑3。
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公开(公告)号：CN116169167A
公开(公告)日：2023-05-26
申请号：CN202211446972.4
申请日：2022-11-18
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 本发明的目的在于在反向导通绝缘栅双极晶体管即RC‑IGBT中提高闩锁耐量并且降低接通电压。RC‑IGBT(101)具有：多个栅极电极(11a)，它们设置于多个栅极沟槽(11T)内；多个哑栅极电极(12a)，它们设置于多个哑沟槽(12T)内，具有位于与多个栅极电极的上表面相比靠下的位置处的上表面；层间绝缘膜(4)，其形成于半导体基板(50)的上表面，具有在各哑栅极电极的上方使各哑沟槽的至少一侧的侧壁露出的第1接触孔(17)；以及发射极电极(6)，其设置于层间绝缘膜之上及第1接触孔内，在从第1接触孔露出的各哑沟槽(12T)的侧壁处与基极层(15)电连接。在2个栅极沟槽之间配置至少1个哑沟槽。
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