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公开(公告)号：CN107046037A
公开(公告)日：2017-08-15
申请号：CN201710063573.2
申请日：2017-02-03
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L28/00 , H01L29/42344 , H01L27/11563 , H01L27/11578
Abstract: 本公开提供垂直存储器件及其制造方法。一种垂直存储器件包括绝缘夹层图案、栅电极、沟道和电荷存储图案结构。绝缘夹层图案在第一方向上间隔开。栅电极分别在相邻的绝缘夹层图案之间。沟道在第一方向上延伸穿过绝缘夹层图案和栅电极。电荷存储图案结构包括在第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案。电荷俘获图案结构包括在第一方向上间隔开的电荷俘获图案。电荷俘获图案分别邻近第一栅电极的侧壁。第一电荷俘获图案在第一方向上沿第一绝缘夹层图案的侧壁延伸。
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公开(公告)号：CN106558591A
公开(公告)日：2017-04-05
申请号：CN201610815844.0
申请日：2016-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11597 , H01L27/11551
CPC classification number: H01L27/11582 , H01L23/5283 , H01L23/535 , H01L27/11524 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L27/11597 , H01L27/11551
Abstract: 公开了一种三维(3D)半导体器件，其包括：堆叠结构，包括竖直堆叠在基底上的电极；沟道结构，结合到电极以构成在基底上三维布置的多个存储器单元，沟道结构包括穿过堆叠结构的第一竖直沟道和第二竖直沟道以及设置在堆叠结构下面以使第一竖直沟道和第二竖直沟道彼此横向连接的第一水平沟道；第二水平沟道，具有第一导电类型并且连接到沟道结构的第一水平沟道的侧壁；导电塞，具有第二导电类型并且设置在第二竖直沟道的顶端上。
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公开(公告)号：CN119967812A
公开(公告)日：2025-05-09
申请号：CN202411431925.1
申请日：2024-10-14
Applicant: 三星电子株式会社
Abstract: 提供了包括三维地布置的存储器单元的半导体存储器装置、其制造方法以及包括其的电子系统。半导体存储器装置包括：第一堆叠结构，其包括顺序地堆叠并彼此间隔开的第一栅电极；第二堆叠结构，其位于第一堆叠结构上并包括顺序地堆叠并彼此间隔开的第二栅电极；以及沟道结构，其在竖直方向上延伸并穿过第一堆叠结构和第二堆叠结构，其中，沟道结构包括沟道层和数据存储层，沟道层包括与第一栅电极交叉的第一柱部、与第二栅电极交叉的第二柱部、以及沿与竖直方向相交的平面延伸的水平部，水平部连接第一柱部和第二柱部，并且数据存储层沿沟道层的外侧延伸。
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公开(公告)号：CN114078878A
公开(公告)日：2022-02-22
申请号：CN202110846247.5
申请日：2021-07-26
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 提供了半导体器件和包括其的数据存储系统。半导体器件包括：第一衬底；有源电路或无源电路，位于所述第一衬底上；第二衬底，位于所述有源电路或无源电路上方；栅电极，在第一方向上彼此间隔开地堆叠在所述第二衬底上；沟道结构，穿过所述栅电极并且在所述第一方向上延伸，并且每个所述沟道结构包括沟道层；分隔区域，穿过所述栅电极并且在第二方向上延伸；贯穿接触插塞，在所述第一方向上延伸穿过所述第二衬底并且将所述栅电极和所述有源电路或无源电路彼此电连接；以及阻挡结构，与所述贯穿接触插塞间隔开并且包围所述贯穿接触插塞，并且具有第一区域和第二区域，所述第一区域均具有第一宽度，所述第二区域均具有大于所述第一宽度的第二宽度。
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公开(公告)号：CN112310094A
公开(公告)日：2021-02-02
申请号：CN202010648988.8
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体装置，包括：第一堆叠件组，其具有交替且重复地堆叠在衬底上的第一层间绝缘层和第一栅极层；以及第二堆叠件组，其包括交替且重复地堆叠在第一堆叠件组上的第二层间绝缘层和第二栅极层。分离结构穿过第一堆叠件组和第二堆叠件组，并包括第一分离区域和第二分离区域。竖直结构穿过第一堆叠件组和第二堆叠件组，并包括第一竖直区域和第二竖直区域。导电线电连接到第二堆叠件组上的竖直结构。第一竖直区域的上端与衬底的上表面之间的距离大于第一分离区域的上端与衬底的上表面之间的距离。
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Patent Agency Ranking
公开(公告)号：CN112216677A
公开(公告)日：2021-01-12
申请号：CN202010098442.X
申请日：2020-02-18
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
Abstract: 公开了一种半导体装置。所述半导体装置包括：基底，具有单元区、外围区和边界区；堆叠结构，位于单元区上并包括交替地堆叠的绝缘层和互连层；模制层，位于外围区和边界区上；选择线隔离图案，延伸到堆叠结构中；单元沟道结构，穿过堆叠结构；第一虚设图案，延伸到外围区上的模制层中，其中，第一虚设图案的上表面、选择线隔离图案的上表面和单元沟道结构的上表面是共面的，并且第一虚设图案中的至少一个从第一虚设图案的上表面、选择线隔离图案的上表面和单元沟道结构的上表面朝向基底平行于选择线隔离图案或单元沟道结构延伸。
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公开(公告)号：CN111863823A
公开(公告)日：2020-10-30
申请号：CN202010017036.6
申请日：2020-01-08
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11568 , H01L27/11582 , H01L27/11556
Abstract: 一种半导体存储器件包括：第一半导体层、第二半导体层以及在第一半导体层和第二半导体层之间的第三半导体层；栅电极，布置在第二半导体层上并在与第二半导体层的上表面垂直的第一方向上彼此间隔开；以及沟道结构，被第一半导体层、第二半导体层和第三半导体层以及栅电极围绕，沟道结构中的每个相应沟道结构包括栅极绝缘膜、沟道层和掩埋绝缘膜，栅极绝缘膜包括与沟道层相邻的隧道绝缘膜、与栅电极相邻的电荷阻挡膜、以及在隧道绝缘膜和电荷阻挡膜之间的电荷存储膜，电荷存储膜包括朝向相应沟道结构的外部突出的上部盖。
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公开(公告)号：CN110391248A
公开(公告)日：2019-10-29
申请号：CN201910085568.0
申请日：2019-01-29
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 公开了一种垂直存储器装置及其制造方法。该垂直存储器装置包括位于基底上的栅电极、延伸穿过栅电极的沟道以及延伸穿过栅电极的接触塞。栅电极在基本垂直于基底的上表面的第一方向上堆叠，并且布置为具有阶梯形状，该阶梯形状包括其的在基本平行于上表面的第二方向上的延伸长度从最下面的水平朝向最上面的水平逐渐减小的台阶。在每个栅电极的沿第二方向的端部处的垫具有比所述每个栅电极的其它部分的厚度大的厚度。沟道在第一方向上延伸。接触塞在第一方向上延伸。接触塞接触栅电极之中的第一栅电极的垫以电连接到第一栅电极，并且与栅电极之中的第二栅电极电绝缘。
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公开(公告)号：CN107527915A
公开(公告)日：2017-12-29
申请号：CN201710480197.7
申请日：2017-06-22
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
CPC classification number: H01L27/11582 , G11C16/0483 , H01L27/11556 , H01L27/11524 , H01L27/1157
Abstract: 一种存储器件包括：多个栅电极层，堆叠在基板上；多个沟道层，穿过所述多个栅电极层；栅绝缘层，在所述多个栅电极层和所述多个沟道层之间；以及公共源极线，在基板上邻近于栅电极层。公共源极线包括在第一方向上交替地布置并在垂直于基板的顶表面的方向上具有不同高度的第一部分和第二部分。栅绝缘层包括多个垂直部分和水平部分。多个垂直部分围绕多个沟道层中的相应沟道层。水平部分平行于基板的顶表面延伸。
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公开(公告)号：CN107492554A
公开(公告)日：2017-12-19
申请号：CN201710432066.1
申请日：2017-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本公开提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括在基板上使层间绝缘层和导电层交替的叠层。每个导电层在第一方向上延伸得少于导电层中的前一个，以限定导电层的所述前一个的着陆部分。绝缘插塞在导电层中的一个中且在着陆部分中的一个之下，并且接触插塞从着陆部分中的所述一个的上表面延伸。
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