公开(公告)号：CN114122125B

公开(公告)日：2024-06-04

申请号：CN202111315935.5

申请日：2021-11-08

Applicant: 西安电子科技大学

Inventor： 元磊 ,  侯伟群 ,  汤晓燕 ,  张艺蒙 ,  宋庆文 ,  张玉明

IPC: H01L29/745 ,  H01L29/749 ,  H01L29/06 ,  H01L21/332

Abstract: 本发明公开了一种混合栅控结构的碳化硅晶闸管及其制备方法，包括N型4H‑SiC衬底；依次设置于衬底上表面的N型4H‑SiC缓冲层、P型4H‑SiC漂移层和N型4H‑SiC门极区；阳极区设置于V型凹槽两侧的门极区上；SiO2栅氧化层、第一Al接触层依次设置于V型凹槽内；第一SiO2钝化层设置于门极区两端；N型4H‑SiC JFET关断栅沟道区设置于门极区上；JFET栅电极设置于第一SiO2钝化层上；N型4H‑SiC短路区设置于JFET关断栅沟道区上，且嵌入阳极区；第一欧姆接触层设置于短路区、阳极区上；第二SiO2钝化层设置于第一SiO2钝化层、短路区、阳极区上，以及SiO2栅氧化层、第一Al接触层的两端上；第二欧姆接触层设置于衬底下表面；第二Al接触层设置于第二欧姆接触层下表面。本发明提高了器件的工作频率。

公开(公告)号：CN117913132A

公开(公告)日：2024-04-19

申请号：CN202410089026.1

申请日：2024-01-22

Applicant: 西安电子科技大学

Inventor： 元磊 ,  王柯岩 ,  汤晓燕 ,  张艺蒙 ,  贾仁需 ,  张玉明

IPC: H01L29/749 ,  H01L29/08 ,  H01L29/10 ,  H01L21/332

Abstract: 本发明涉及一种基于三极管加速导通结构的碳化硅晶闸管及其制备方法，碳化硅晶闸管包括：依次层叠的N型4H‑SiC衬底、P型4H‑SiC缓冲层、P型4H‑SiC漂移层；第一N型4H‑SiC掺杂门极区，位于P型4H‑SiC漂移层表面；第二N型4H‑SiC掺杂门极区，位于P型4H‑SiC漂移层表面，且位于第一N型4H‑SiC掺杂门极区两侧；N型4H‑SiC欧姆接触门极区，位于第二N型4H‑SiC掺杂门极区的表层；P型4H‑SiC阳极区，位于第一N型4H‑SiC掺杂门极区的表层；第一欧姆接触层，位于N型4H‑SiC欧姆接触门极区的表面和P型4H‑SiC阳极区的表面；欧姆接触电极层，位于N型4H‑SiC衬底的下表面；钝化层，覆盖部分第一N型4H‑SiC掺杂门极区、部分第二N型4H‑SiC掺杂门极区和部分P型4H‑SiC阳极区。该晶闸管引入新的门极区域，有效提升了器件的开通效率。

公开(公告)号：CN117894802A

公开(公告)日：2024-04-16

申请号：CN202410016578.X

申请日：2024-01-04

Applicant: 西安电子科技大学

Inventor： 杜丰羽 ,  邹奉臻 ,  张玉明 ,  宋庆文 ,  汤晓燕 ,  袁昊 ,  王晨谕

IPC: H01L27/02 ,  H01L27/088 ,  H01L21/8234

Abstract: 本发明提供了一种接地埋层SiC MOSFET的反向制版结构及其制备方法，包括呈阵列形式的多个SiC MOSFET元胞，所有P+掺杂区从所述N+掺杂区向下均呈柱状且间隔设置，所有p型埋层天然的连接在一起，通过P+掺杂将P型埋层接地，一定程度上缓解了因独立的P型岛屿接地而导致的导通电阻变大的问题。本发明的所有SiC MOSFET元胞的P型埋层天然连接且与P+掺杂区、N+掺杂区具有同一电位，栅极为孔状位于每个元胞中心，在保证较小的导通电阻的同时优化了MOSFET的动态特性。本发明解决了正向制版的MOSFET体内的p型埋层为一个个孤立的岛，接地工艺复杂，接地后导致正向特性变差的问题。

公开(公告)号：CN117894672A

公开(公告)日：2024-04-16

申请号：CN202311669254.8

申请日：2023-12-06

Applicant: 西安电子科技大学

Inventor： 胡彦飞 ,  马云诚 ,  张玉明 ,  王佳硕 ,  郭辉

IPC: H01L21/033 ,  H01L21/027 ,  H01L21/3065

Abstract: 本发明提供一种碳化硅的多级沟槽刻蚀方法，涉及半导体技术领域。其中，碳化硅的多级沟槽刻蚀方法包括：沉积各级沟槽对应的掩膜层以及生长各级沟槽对应的预设沟槽保护层，在进行第二级沟槽刻蚀至第m级沟槽刻蚀的过程中，都会使用第m‑a掩膜层和第a预设沟槽保护层，进行各级沟槽的刻蚀，以第m‑a掩膜层和第a预设沟槽保护层来保护已刻蚀的各级沟槽的底面和侧壁。本发明技术方案对已刻蚀的各级沟槽的底面和侧壁有目标掩膜层和沟槽保护层进行保护，使已刻蚀的各级沟槽的形貌较好，进而使沟槽的侧壁垂直度可控及结构特征线宽加工误差小。

公开(公告)号：CN109390336B

公开(公告)日：2024-03-26

申请号：CN201811501679.7

申请日：2018-12-10

Applicant: 西安电子科技大学 ,  苏州锴威特半导体有限公司

Inventor： 李鹏 ,  颜剑 ,  谭在超 ,  丁国华 ,  罗寅 ,  张玉明

IPC: H01L27/06 ,  H01L29/872 ,  H01L21/8234

Abstract: 本发明涉及一种新型宽禁带功率半导体器件及其制作方法，该器件包括第一导电型衬底、沉积在衬底之上的第一导电型外延层、位于外延层内部的第一和第二阱区、第一和第二阱区内具有第二导电型、设置于第一和第二阱区内的第一导电型注入区和第二导电型注入区、设置于第一和第二阱区内侧的多个沟槽、设置在第一导电型注入区和第二导电型注入区上部的欧姆接触电极、设置在沟槽一侧的第二导电型掺杂层、设置在第二导电型掺杂层之间顶部的肖特基接触电极，在沟槽中填充POLY栅，在POLY栅的周围设能包裹住POLY栅的氧化层，在第一导电型衬底的底部设背面电极，在欧姆接触电极、肖特基接触电极和钝化层的顶部设正面电极。本器件的反向损耗低，续流能力大。

公开(公告)号：CN110190128B

公开(公告)日：2024-03-19

申请号：CN201910459164.3

申请日：2019-05-29

Applicant: 西安电子科技大学芜湖研究院

Inventor： 宋庆文 ,  张玉明 ,  白瑞杰 ,  汤晓燕 ,  吴勇 ,  袁昊 ,  韩超

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种碳化硅双侧深L形基区结构的MOSFET器件及其制备方法，该MOSFET器件包括：外延层；基区，位于所述外延层的两侧；漂移层，位于所述外延层和所述基区的下表面；衬底层，位于所述漂移层下表面；漏极，位于所述衬底层下表面；第一源区，位于所述基区的预设区域的上表面；第二源区，位于所述基区的其余区域的上表面；源极，位于所述第一源区和所述第二源区的上表面；栅介质层，位于所述外延层的上表面，且与所述基区连接；多晶硅层，位于所述栅介质层内表面；栅极，位于所述多晶硅层的上表面。本发明的这种MOSFET器件，通过改变P型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角的电场聚集，提高了器件的击穿电压。

公开(公告)号：CN117614418A

公开(公告)日：2024-02-27

申请号：CN202311642355.6

申请日：2023-12-01

Applicant: 西安电子科技大学

Inventor： 孙乐嘉 ,  吕浩波 ,  王全丽 ,  何陈琪 ,  张玉明 ,  宋庆文

IPC: H03K3/011 ,  H03K3/57

Abstract: 本发明公开了一种Marx脉冲发生器的脉冲展宽驱动电路，包括：N级驱动电路；每一级驱动电路的电路结构相同，每一级驱动电路之间采用磁芯进行隔离，辅助电源Vc为第一级驱动电路供电，每一级驱动电路之间通过级间自举二极管实现自举，各级驱动电路分别驱动各自对应的充电管和放电管；N级驱动电路中的任意一级包括：充电管脉冲展宽电路、放电管脉冲展宽电路、级内自举二极管、充电自举电容、放电自举电容、充电管驱动输出电阻和放电管驱动输出电阻。脉冲展宽电路极大的减少了磁环的体积，不再受磁芯饱和问题的限制；采用自举电容可以提供较大的电流，使得MOS管能够更快地开关，从而提高系统的响应速度和效率，有效地解决了温度漂移的问题。

公开(公告)号：CN117577725A

公开(公告)日：2024-02-20

申请号：CN202311369257.X

申请日：2023-10-20

Applicant: 西安电子科技大学

Inventor： 郭辉 ,  冯婷婷 ,  钱驰文 ,  韩超 ,  张玉明

IPC: H01L31/105 ,  H01L31/0352 ,  H01L31/0312 ,  H01L31/18

Abstract: 本发明涉及一种具有多层P型埋层调制的PiN型中子探测器及制备方法，中子探测器，包括：多个P型掺杂4H‑SiC埋层，沿竖直方向分布在N型掺杂4H‑SiC外延层中；N型掺杂4H‑SiC主JTE区域，位于N型掺杂4H‑SiC外延层的上表层中；若干N型掺杂4H‑SiC次JTE区域分布在N型掺杂4H‑SiC主JTE区域的外围；P型掺杂4H‑SiC主离子注入区；若干P型掺杂4H‑SiC场限环离子注入区，位于N型掺杂4H‑SiC主JTE区域的上表层中，并分布在P型掺杂4H‑SiC主离子注入区的外围。实现了电场的全局均匀化，降低了全耗尽电压，实现更高的电荷收集效率、更高的脉冲高度和更好的抗辐照性能。

公开(公告)号：CN117503147A

公开(公告)日：2024-02-06

申请号：CN202311451144.4

申请日：2023-11-02

Applicant: 西安电子科技大学

Inventor： 刘琛 ,  张玉明 ,  张浩楠 ,  吕红亮

IPC: A61B5/294 ,  A61B5/263 ,  A61B5/268 ,  A61B5/388 ,  A61B5/00

Abstract: 本发明涉及一种介电复合封装的柔性可延展神经电极及其制备方法，制备方法包括：在硅片的上表面制备复合封装层，复合封装层包括多组叠层设置的氧化铪薄膜和交联聚甲基丙烯酸甲酯膜，复合封装层底层的氧化铪薄膜与硅片的上表面接触；在复合封装层顶层的交联聚甲基丙烯酸甲酯膜的上表面制备金属互连层；在金属互连层的上表面制备SIBS膜；将样品翻转后，刻蚀掉硅片露出复合封装层；对露出的复合封装层刻蚀形成金属焊盘区域，最后，按照电极轮廓对样品进行切割，得到柔性可延展神经电极。本发明制备高介电常数介质HfO2和C‑PMMA循环叠层结构作为复合封装层，利用有机聚合物填充无机层中的缺陷和孔洞，使电极出现弯曲形变时也能维持优异的封装特性以及采集性能。

公开(公告)号：CN117457738A

公开(公告)日：2024-01-26

申请号：CN202311244029.X

申请日：2023-09-25

Applicant: 西安电子科技大学

Inventor： 张艺蒙 ,  孙毓寅 ,  张玉明 ,  杨文豪 ,  元磊 ,  孙乐嘉

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种降低表面温度的LDMOS结构及其制备方法，包括：SiC衬底层；漂移层，位于SiC衬底层的上表面；离子注入阱，位于漂移层中的一侧；漏极掺杂区，位于漂移层中的另一侧；体极掺杂区，位于离子注入阱中远离漏极掺杂区的一侧；源极掺杂区，位于离子注入阱中，且位于体极掺杂区靠近漏极掺杂区的一侧；栅氧化层；电极结构；肖特基接触金属层，覆盖在所述漂移层的部分上表面，和漂移层形成肖特基接触，与电极结构和栅氧化层均形成间隔。通过在漂移层上设置肖特基接触金属层，使器件表面电流密度减小，降低了器件表面自热产生的温度，减小了器件因温度升高产生的阈值漂移、线性区与饱和区电流变化等现象，改善了器件的高温电学特性。