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公开(公告)号：CN119673762A
公开(公告)日：2025-03-21
申请号：CN202411619336.6
申请日：2024-11-13
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种高深宽比的碳化硅pn结结构及其制备方法，该制备方法包括：在碳化硅基片的上表面形成图案化的第一掩膜层；在碳化硅基片未被覆盖的上表面刻蚀形成第一深沟槽并在第一深沟槽内部以及碳化硅基片的上表面回填第一碳化硅外延层；去除碳化硅基片的上表面的第一碳化硅外延层和第一掩膜层；在第一碳化硅外延层的上表面中部刻蚀形成第二深沟槽；在碳化硅基片的上表面以及第二深沟槽的内部回填第二碳化硅外延层；去除碳化硅基片上表面的第二碳化硅外延层，形成碳化硅pn结结构。本发明的制备方法包括两次较大线宽的刻蚀和两次外延回填，通过对两次刻蚀线宽的控制可以控制最终pn结的深宽比，得到高深宽比的碳化硅pn结结构。
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公开(公告)号：CN114545180A
公开(公告)日：2022-05-27
申请号：CN202210018487.0
申请日：2022-01-07
Applicant: 西安电子科技大学
IPC: G01R31/26
Abstract: 本发明涉及一种MOSFETs弱反型区噪声的栅氧化层陷阱表征方法，包括：步骤1：对待测MOSFETs器件的转移特性和不同栅压下的漏极电流噪声功率谱进行测量；步骤2：获取待测MOSFETs器件的弱反型区的漏极电流的范围；步骤3：得到亚阈值摆幅；步骤4：选取任一弱反型区的漏极电流，得到该弱反型区的漏极电流对应的电容和；步骤5：根据选取的弱反型区的漏极电流，得到陷阱能量距带边的距离；步骤6：根据漏极电流噪声功率谱以及电容和，得到栅氧化层陷阱密度；步骤7：选取不同的弱反型区的漏极电流，重复步骤4‑6，得到若干组陷阱能量距带边的距离和栅氧化层陷阱密度，以得到栅氧化层陷阱密度的能量分布。本发明的栅氧化层陷阱表征方法，明显扩展了能量表征范围。
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公开(公告)号：CN114545180B
公开(公告)日：2024-09-10
申请号：CN202210018487.0
申请日：2022-01-07
Applicant: 西安电子科技大学
IPC: G01R31/26
Abstract: 本发明涉及一种MOSFETs弱反型区噪声的栅氧化层陷阱表征方法，包括：步骤1：对待测MOSFETs器件的转移特性和不同栅压下的漏极电流噪声功率谱进行测量；步骤2：获取待测MOSFETs器件的弱反型区的漏极电流的范围；步骤3：得到亚阈值摆幅；步骤4：选取任一弱反型区的漏极电流，得到该弱反型区的漏极电流对应的电容和；步骤5：根据选取的弱反型区的漏极电流，得到陷阱能量距带边的距离；步骤6：根据漏极电流噪声功率谱以及电容和，得到栅氧化层陷阱密度；步骤7：选取不同的弱反型区的漏极电流，重复步骤4‑6，得到若干组陷阱能量距带边的距离和栅氧化层陷阱密度，以得到栅氧化层陷阱密度的能量分布。本发明的栅氧化层陷阱表征方法，明显扩展了能量表征范围。
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公开(公告)号：CN117673202A
公开(公告)日：2024-03-08
申请号：CN202311667383.3
申请日：2023-12-06
Applicant: 西安电子科技大学
IPC: H01L31/18 , H01L31/115 , H01L21/3065
Abstract: 本发明提供一种碳化硅的多级沟槽刻蚀方法，涉及半导体技术领域。其中，本发明方法包括：将至少两个第a+1硅面掩膜层间隔第m‑a级硅面沟槽的宽度，沉积在第a硅面掩膜层上，将第m硅面掩膜层沉积在第m‑1硅面掩膜层上，在碳面采用和硅面相同的沉积方式，沉积非金属薄膜层和各级碳面掩膜层；根据第b级沟槽的尺寸，以第m‑b+1掩膜层为掩膜进行刻蚀，以刻蚀出第b级沟槽。本发明技术方案对第一硅面和碳面掩膜层的宽度以及每级硅面和碳面掩膜层所沉积的间隔进行了限定，使在SiC基片上所沉积的每级硅面和碳面掩膜层比较准确，使用比较准确的每级硅面和碳面掩膜层刻蚀对应级的沟槽也比较准确，使刻蚀的多级硅面和碳面沟槽线宽误差很小。
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Patent Agency Ranking
公开(公告)号：CN119653920A
公开(公告)日：2025-03-18
申请号：CN202411674745.6
申请日：2024-11-21
Applicant: 西安电子科技大学
IPC: H10F77/20 , H10F77/122 , H10F30/10
Abstract: 本发明公开了一种垂直型4H‑SiC光导开关，包括SiC衬底、正面电极、钝化层和背面电极，正面电极位于SiC衬底的上表面，钝化层位于SiC衬底的上表面，并设置在正面电极的边缘处；背面电极位于SiC衬底的下表面；其中，正面电极包括环形电极和网状电极，网状电极设置在环形电极的内圆中并与环形电极相接；正面电极外侧下方的SiC衬底中还设有同心的若干终端保护环，且若干终端保护环的纵向投影的圆心与环形电极的纵向投影的圆心重合。该结构设计缓解了光导开关表面电场分布不均匀导致的电极附近的电场集中效应，避免器件过早击穿，成倍提高了光导开关的耐压能力；同时提高了光导开关内部电流分布的均匀性。
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公开(公告)号：CN117894672A
公开(公告)日：2024-04-16
申请号：CN202311669254.8
申请日：2023-12-06
Applicant: 西安电子科技大学
IPC: H01L21/033 , H01L21/027 , H01L21/3065
Abstract: 本发明提供一种碳化硅的多级沟槽刻蚀方法，涉及半导体技术领域。其中，碳化硅的多级沟槽刻蚀方法包括：沉积各级沟槽对应的掩膜层以及生长各级沟槽对应的预设沟槽保护层，在进行第二级沟槽刻蚀至第m级沟槽刻蚀的过程中，都会使用第m‑a掩膜层和第a预设沟槽保护层，进行各级沟槽的刻蚀，以第m‑a掩膜层和第a预设沟槽保护层来保护已刻蚀的各级沟槽的底面和侧壁。本发明技术方案对已刻蚀的各级沟槽的底面和侧壁有目标掩膜层和沟槽保护层进行保护，使已刻蚀的各级沟槽的形貌较好，进而使沟槽的侧壁垂直度可控及结构特征线宽加工误差小。
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公开(公告)号：CN119581319A
公开(公告)日：2025-03-07
申请号：CN202411577086.4
申请日：2024-11-06
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种垂直型碳化硅深PN结沟槽结构及其制备方法，该制备方法包括：选取第一导电类型碳化硅基片，并进行清洗；在清洗后的第一导电类型碳化硅基片上沉积第一掩膜层；对第一掩膜层和第一导电类型碳化硅基片进行刻蚀，以在第一导电类型碳化硅基片上形成若干深沟槽；利用第二导电类型碳化硅材料完全回填深沟槽，形成第二导电类型碳化硅外延层；在第二导电类型碳化硅外延层上刻蚀形成若干浅沟槽，从而得到垂直型深碳化硅PN结沟槽结构。该方法采用深刻蚀‑外延回填‑刻蚀工艺，实现了碳化硅深PN结沟槽结构制备，使结的形状大小高度可控，提高了结深度，避免了侧壁异性外延工艺难度大及高能离子注入和高温退火产生的缺陷及表面粗糙问题。
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公开(公告)号：CN117672839A
公开(公告)日：2024-03-08
申请号：CN202311667732.1
申请日：2023-12-06
Applicant: 西安电子科技大学
IPC: H01L21/3065
Abstract: 本发明提供一种碳化硅的沟槽刻蚀方法，涉及半导体技术领域。其中，碳化硅的沟槽刻蚀方法包括：根据第一刻蚀条件在第一碳化硅基片上刻蚀沟槽，得到第二碳化硅基片，测定第二碳化硅基片的第一温度，在第一温度为第一预设温度时，根据第二刻蚀条件在第二碳化硅基片上刻蚀沟槽，得到具有第二沟槽的第三碳化硅基片，测定第三碳化硅基片的第二温度，在第二温度为第二预设温度时，判断第二沟槽的尺寸不是预设尺寸时，需要循环执行上述操作。本发明技术方案对碳化硅的沟槽刻蚀，需重复对刻蚀后的SiC基片进行冷却刻蚀以实现对SiC的沟槽底部和金属掩膜层的有效降温，使得沟槽形貌不发生变化，对沟槽进行光滑处理的耗时短，处理成本较小。
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公开(公告)号：CN117524865A
公开(公告)日：2024-02-06
申请号：CN202311562267.5
申请日：2023-11-21
Applicant: 西安电子科技大学
IPC: H01L21/3065 , H01L21/033 , H01L21/027
Abstract: 本发明涉及一种基于复合掩膜的SiC深刻蚀方法，包括：在SiC基片上淀积第一掩膜层；在第一掩膜层上溅射种子金属层；在种子金属层上制备第二掩膜层；刻蚀第二掩膜层和种子金属层，以形成若干间隔排列的预设沟槽；去除剩余的光刻胶，刻蚀预设沟槽内的第一掩膜层至暴露SiC基片的上表面；利用等离子体刻蚀方式刻蚀预设厚度的预设沟槽内的SiC基片，以形成若干间隔排列的SiC初始沟槽；去除剩余的第二掩膜层和种子金属层；利用气体刻蚀SiC初始沟槽，以制备SiC最终沟槽；去除剩余的所述第一掩膜层，完成SiC基片沟槽的刻蚀。本发明通过制备复合掩膜层以及两次刻蚀工艺，有效避免出现金属层脱落导致的微掩膜现象，降低SiC沟槽侧壁的粗糙度，减少侧壁竖条纹。
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