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公开(公告)号：CN109075196A
公开(公告)日：2018-12-21
申请号：CN201680082465.3
申请日：2016-12-26
IPC: H01L29/78 , H01L29/739 , H01L29/06
Abstract: 提供了一种沟槽栅半导体开关元件。该元件的半导体衬底包括：第二导电类型的底部区，其在沟槽的底表面处与栅极绝缘层接触；以及第一导电类型的第二半导体区，其从与体区的下表面接触的位置延伸到与底部区的下表面接触的位置，并且在体区的下侧与栅极绝缘层接触。底部区包括：低浓度区，其在底表面之中的位于沟槽在纵向上的端部处的第一范围中与栅极绝缘层接触；以及高浓度区，其在底表面之中的与第一范围相邻的第二范围中与栅极绝缘层接触。
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公开(公告)号：CN105981173A
公开(公告)日：2016-09-28
申请号：CN201480075197.3
申请日：2014-10-06
CPC classification number: H01L29/7811 , H01L21/761 , H01L29/0615 , H01L29/0619 , H01L29/0623 , H01L29/0649 , H01L29/0661 , H01L29/1095 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7813
Abstract: 一种半导体装置，具有：终端沟槽，其围绕形成有多个栅极沟槽的区域的周围一周；下端p型区，其为p型，并与终端沟槽的下端相接；外周p型区，其为p型，并从外周侧与终端沟槽相接，且露出于半导体基板的表面；多个保护环区，其为p型，并被形成在与外周p型区相比靠外周侧，且露出于半导体基板的表面；外周n型区，其为n型，并使外周p型区与多个保护环区分离，且使多个保护环区相互分离。
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公开(公告)号：CN119584609A
公开(公告)日：2025-03-07
申请号：CN202411120256.6
申请日：2024-08-15
Abstract: 半导体装置具备：半导体衬底，具有形成有晶体管的元件区域；层间绝缘膜，设在半导体衬底上；以及半导体层，设在层间绝缘膜上。半导体层具有：第1导电型的第1半导体层，与晶体管的栅极连接；第2导电型的第2半导体层，与第1半导体层连接；以及第1导电型的第3半导体层，与第2半导体层连接并且与晶体管的低电位端子连接。
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公开(公告)号：CN116722034A
公开(公告)日：2023-09-08
申请号：CN202310189575.1
申请日：2023-03-02
IPC: H01L29/423 , H01L29/78
Abstract: 半导体装置(1)具备衬底(10)、第1导电型的漂移层(12)、多个栅极电极(26)以及多个第2导电型的重复区域(40)。设穿过栅极电极(26)的排列方向上的栅极电极(26)的中心并且在衬底(10)的厚度方向上延伸的中心线为单元中心线(Oc)，在栅极电极(26)的排列方向上，设相邻的单元中心线(Oc)彼此之间的距离为单元间距(Pc)，设穿过栅极电极(26)的排列方向上的重复区域(40)的中心并且在衬底(10)的厚度方向上延伸的中心线为重复中心线(Or)，在栅极电极(26)的排列方向上，设相邻的重复中心线(Or)彼此之间的距离为重复间距(Pr)，单元间距(Pc)与重复间距(Pr)不同。
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公开(公告)号：CN111489973B
公开(公告)日：2023-08-11
申请号：CN202010076372.8
申请日：2020-01-23
Applicant: 株式会社电装
IPC: H01L21/336 , H01L21/331 , H01L21/66
Abstract: 一种半导体器件的制造方法包括：在第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)；以及通过借助于等离子体蚀刻工艺蚀刻所述第二导电类型层以露出第一导电类型层而形成沟槽(11、43、53)。第二导电类型层的蚀刻包括：对等离子体的光发射执行光谱分析；基于发射强度的变化检测第一导电类型层和第二导电类型层之间的界面；以及在基于界面的检测结果确定终结点时，停止对第二导电类型层的蚀刻。
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Patent Agency Ranking
公开(公告)号：CN111344866B
公开(公告)日：2023-06-16
申请号：CN201880058819.X
申请日：2018-09-13
Applicant: 株式会社电装
IPC: H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 第2导电型的保护环(21)形成在从形成于基板(1)之上的由第1导电型的半导体构成的第1导电型层(2、60)的表面离开了的位置。由此，由保护环(21)与第1导电型层(2、60)形成的PN结的边界部成为从层间绝缘膜(10)离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜(10)不与PN结部接触，因此能够抑制对层间绝缘膜(10)施加的电场强度。
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公开(公告)号：CN115706166A
公开(公告)日：2023-02-17
申请号：CN202210925476.0
申请日：2022-08-03
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 场效应晶体管包括半导体衬底和设置在所述半导体衬底的顶表面处的多个沟槽。所述沟槽在所述半导体衬底的顶表面处沿第一方向延伸，并且设置为在垂直于所述第一方向的方向上间隔开。连接区设置在主体区下方。在所述半导体衬底的俯视图中，所述连接区在与所述第一方向相交的第二方向上延伸，并且在垂直于所述第二方向的方向上间隔开。场弛豫区设置在所述连接区和所述沟槽下方。在所述半导体衬底的俯视图中，所述场弛豫区在与所述第一方向和所述第二方向相交的第三方向上延伸，并且在垂直于所述第三方向的方向上间隔开。
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公开(公告)号：CN111489973A
公开(公告)日：2020-08-04
申请号：CN202010076372.8
申请日：2020-01-23
Applicant: 株式会社电装
IPC: H01L21/336 , H01L21/331 , H01L21/66
Abstract: 一种半导体器件的制造方法包括：在第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)；以及通过借助于等离子体蚀刻工艺蚀刻所述第二导电类型层以露出第一导电类型层而形成沟槽(11、43、53)。第二导电类型层的蚀刻包括：对等离子体的光发射执行光谱分析；基于发射强度的变化检测第一导电类型层和第二导电类型层之间的界面；以及在基于界面的检测结果确定终结点时，停止对第二导电类型层的蚀刻。
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公开(公告)号：CN111344866A
公开(公告)日：2020-06-26
申请号：CN201880058819.X
申请日：2018-09-13
Applicant: 株式会社电装
IPC: H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 第2导电型的保护环(21)形成在从形成于基板(1)之上的由第1导电型的半导体构成的第1导电型层(2、60)的表面离开了的位置。由此，由保护环(21)与第1导电型层(2、60)形成的PN结的边界部成为从层间绝缘膜(10)离开的状态。因此，即使在PN结部产生电场集中，也由于层间绝缘膜(10)不与PN结部接触，因此能够抑制对层间绝缘膜(10)施加的电场强度。
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公开(公告)号：CN106165103B
公开(公告)日：2019-07-16
申请号：CN201580018706.3
申请日：2015-02-10
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC classification number: H01L29/7811 , H01L21/761 , H01L29/06 , H01L29/0619 , H01L29/0623 , H01L29/0649 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/12 , H01L29/408 , H01L29/4236 , H01L29/66734 , H01L29/7397 , H01L29/7813
Abstract: 提供一种能实现更高耐压的半导体器件及其制造方法。所提供的半导体器件具有：p型的第四区，其与栅极沟槽的下端相接；终端沟槽，其在第二区的外侧形成于半导体基板的表面；p型的下端p型区，其与终端沟槽的下端相接；p型的侧面p型区，其与终端沟槽的外周侧的侧面相接，且与下端p型区相连，并在半导体基板的表面露出；p型的多个保护环区，其形成于比侧面p型区靠外周侧处，且在表面露出。
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