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公开(公告)号：CN108695260A
公开(公告)日：2018-10-23
申请号：CN201810193446.9
申请日：2018-03-09
Applicant: 株式会社东芝
CPC classification number: H01L23/562 , H01L21/6836 , H01L21/78 , H01L23/3107 , H01L2221/68327 , H01L2221/6834 , H01L21/56 , H01L23/28 , H01L23/291 , H01L23/298 , H01L23/3171 , H01L23/3185 , H01L23/3192
Abstract: 本发明提供一种半导体装置及半导体装置的制造方法，半导体装置包含基体、器件层和包含第1膜的膜。上述基体包含第1半导体元件，且具有第1面、第2面和位于上述第1面与上述第2面之间的侧面。上述器件层包含与上述第1半导体元件电连接的第2半导体元件，且被设置于上述基体的第1面上。上述包含第1膜的膜包含第1区域、第2区域及第3区域。在第1方向，上述基体位于上述第1区域与器件层之间。在与上述第1方向交叉的第2方向，上述基体位于上述第2区域与上述第3区域之间。上述第1膜将上述第2面、及上述侧面的凹凸埋入。
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公开(公告)号：CN103928595A
公开(公告)日：2014-07-16
申请号：CN201410171281.7
申请日：2011-06-07
Applicant: 株式会社东芝
IPC: H01L33/58
CPC classification number: H01L33/44 , H01L33/0079 , H01L33/0095 , H01L33/50 , H01L33/58 , H01L33/62 , H01L2224/16 , H01L2933/0058
Abstract: 根据一个实施例，一种光学半导体装置，包括发光层、透明层、第一金属柱、第二金属柱和密封层。发光层包括第一主表面、第二主表面、第一电极和第二电极。第二主表面是与第一主表面相对的表面，且第一电极和第二电极形成在第二主表面上。透明层设置在第一主表面上。第一金属柱设置在第一电极上。第二金属柱设置在第二电极上。密封层设置在第二主表面上。该密封层被配置为覆盖发光层的侧表面，并且密封第一金属柱和第二金属柱，而使第一金属柱的端部和第二金属柱的端部暴露在外。
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公开(公告)号：CN103715345A
公开(公告)日：2014-04-09
申请号：CN201410026124.7
申请日：2011-06-07
Applicant: 株式会社东芝
CPC classification number: H01L33/44 , H01L33/0079 , H01L33/0095 , H01L33/50 , H01L33/58 , H01L33/62 , H01L2224/16 , H01L2933/0058
Abstract: 根据一个实施例，一种光学半导体装置，包括发光层、透明层、第一金属柱、第二金属柱和密封层。发光层包括第一主表面、第二主表面、第一电极和第二电极。第二主表面是与第一主表面相对的表面，且第一电极和第二电极形成在第二主表面上。透明层设置在第一主表面上。第一金属柱设置在第一电极上。第二金属柱设置在第二电极上。密封层设置在第二主表面上。该密封层被配置为覆盖发光层的侧表面，并且密封第一金属柱和第二金属柱，而使第一金属柱的端部和第二金属柱的端部暴露在外。
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公开(公告)号：CN110137078B
公开(公告)日：2024-01-12
申请号：CN201910048651.0
申请日：2019-01-18
Applicant: 株式会社东芝
IPC: H01L21/306 , H01L21/308
Abstract: 本发明的实施方式涉及蚀刻方法、半导体芯片的制造方法及物品的制造方法。抑制在蚀刻后残留的部分变成多孔质。实施方式的蚀刻方法包括：在半导体基板(1)的表面形成包含凸部(3)的凹凸结构；对上述表面中的上述凸部(3)的上表面选择性地形成包含贵金属的催化剂层(6)；和向上述催化剂层(6)供给蚀刻液(7)，基于上述贵金属的作为催化剂的作用将上述半导体基板(1)进行蚀刻。
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公开(公告)号：CN109427761B
公开(公告)日：2022-10-21
申请号：CN201810641693.0
申请日：2018-06-21
Applicant: 株式会社东芝
Abstract: 半导体装置包括基底、第1半导体芯片以及第2半导体芯片。基底具有布线。第1半导体芯片具有第1半导体元件部。第2半导体芯片具有第2半导体元件部，经由上述布线的至少1个与上述第1半导体芯片电连接。第2半导体芯片包括：包括上述第2半导体元件部的第1区域；与上述第1区域连续的第1部分；以及与上述第1区域连续，在与从上述基底朝向上述第1区域的第1方向交叉的第2方向上与上述第1部分远离的第2部分。上述第1半导体芯片的至少一部分、上述第1部分以及上述第2部分分别位于上述基底与上述第1区域之间。
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Patent Agency Ranking
公开(公告)号：CN112542314B
公开(公告)日：2022-08-23
申请号：CN202010914347.2
申请日：2020-09-03
Applicant: 株式会社东芝
Abstract: 本发明的实施方式涉及电容器。提供一种能够实现较大的电容量且不易产生翘曲的电容器。实施方式的电容器具备：导电基板(CS)，具有第一主面与第二主面，所述第一主面包含多个副区域(A1a、A1b)，在所述多个副区域(A1a、A1b)的各个设置分别具有沿一个方向延伸的形状且在宽度方向上排列的多个凹部(TR1a、TR1b)或凸部(WM1a、WM1b)，所述多个副区域的一个以上(A1a)与所述多个副区域的其他一个以上(A1b)的所述多个凹部或凸部的长度方向不同；导电层，覆盖所述多个凹部的侧壁及底面或者所述多个凸部的侧壁及上表面；以及电介质层，夹设于所述导电基板与所述导电层之间。
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公开(公告)号：CN110137078A
公开(公告)日：2019-08-16
申请号：CN201910048651.0
申请日：2019-01-18
Applicant: 株式会社东芝
IPC: H01L21/306 , H01L21/308
Abstract: 本发明的实施方式涉及蚀刻方法、半导体芯片的制造方法及物品的制造方法。抑制在蚀刻后残留的部分变成多孔质。实施方式的蚀刻方法包括：在半导体基板(1)的表面形成包含凸部(3)的凹凸结构；对上述表面中的上述凸部(3)的上表面选择性地形成包含贵金属的催化剂层(6)；和向上述催化剂层(6)供给蚀刻液(7)，基于上述贵金属的作为催化剂的作用将上述半导体基板(1)进行蚀刻。
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公开(公告)号：CN109427761A
公开(公告)日：2019-03-05
申请号：CN201810641693.0
申请日：2018-06-21
Applicant: 株式会社东芝
Abstract: 半导体装置包括基底、第1半导体芯片以及第2半导体芯片。基底具有布线。第1半导体芯片具有第1半导体元件部。第2半导体芯片具有第2半导体元件部，经由上述布线的至少1个与上述第1半导体芯片电连接。第2半导体芯片包括：包括上述第2半导体元件部的第1区域；与上述第1区域连续的第1部分；以及与上述第1区域连续，在与从上述基底朝向上述第1区域的第1方向交叉的第2方向上与上述第1部分远离的第2部分。上述第1半导体芯片的至少一部分、上述第1部分以及上述第2部分分别位于上述基底与上述第1区域之间。
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公开(公告)号：CN104617203A
公开(公告)日：2015-05-13
申请号：CN201410812272.1
申请日：2011-06-07
Applicant: 株式会社东芝
CPC classification number: H01L33/44 , H01L33/0079 , H01L33/0095 , H01L33/50 , H01L33/58 , H01L33/62 , H01L2224/16 , H01L2933/0058
Abstract: 根据一个实施例，一种光学半导体装置，包括发光层、透明层、第一金属柱、第二金属柱和密封层。发光层包括第一主表面、第二主表面、第一电极和第二电极。第二主表面是与第一主表面相对的表面，且第一电极和第二电极形成在第二主表面上。透明层设置在第一主表面上。第一金属柱设置在第一电极上。第二金属柱设置在第二电极上。密封层设置在第二主表面上。该密封层被配置为覆盖发光层的侧表面，并且密封第一金属柱和第二金属柱，而使第一金属柱的端部和第二金属柱的端部暴露在外。
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公开(公告)号：CN103325933A
公开(公告)日：2013-09-25
申请号：CN201310123335.8
申请日：2013-03-08
Applicant: 株式会社东芝
IPC: H01L33/62
CPC classification number: H01L33/62 , H01L25/167 , H01L33/0075 , H01L33/486 , H01L33/52 , H01L33/647 , H01L2224/16245 , H01L2933/0033 , H01L2933/0041 , H01L2933/005 , H01L2933/0066
Abstract: 一种半导体发光器件包括发光单元、第一和第二导电柱、密封单元、以及第一和第二端子。该发光单元包括第一和第二半导体层以及发光层。该发光层设置在第一半导体层上。该第二半导体层设置在该发光层上。该第一导电柱设置在该第一半导体层上。该第二导电柱设置在该第二半导体层上。密封单元覆盖发光单元、第一导电柱、以及第二导电柱中的每一个的侧面。第一端子设置在第一导电柱和密封单元之上。第二端子设置在第二导电柱和密封单元上。
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