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公开(公告)号：CN1396602A
公开(公告)日：2003-02-12
申请号：CN02127199.2
申请日：2002-07-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/08 , G11C16/3454
Abstract: 提供一种非易失性半导体存储装置，其中，设置多个存储单元阵列，这些存储单元阵列分别具有多个存储单元，这些多个存储单元连接于多个字线；对应上述多个存储单元设置多个字线驱动电路和多个位线控制电路；多个字线驱动电路的每一个选择驱动对应的存储单元阵列的多个字线；多个位线控制电路的每一个检验读出预先写入对应的存储单元阵列的多个存储单元中的数据，根据该检验读出结果控制对应的字线驱动电路的字线的选择驱动动作。
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公开(公告)号：CN104200841A
公开(公告)日：2014-12-10
申请号：CN201410341295.9
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN104200839A
公开(公告)日：2014-12-10
申请号：CN201410339870.1
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN102063930A
公开(公告)日：2011-05-18
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1866401A
公开(公告)日：2006-11-22
申请号：CN200510126864.9
申请日：2001-06-08
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115 , H01L29/78
Abstract: 半导体存储装置具备：把存储器单元排列成矩阵的存储器单元阵列；在选择上述存储器单元阵列的字线的同时，向字线传送电压的行译码器电路。上述行译码器电路具备：第1导电类型的多个第1晶体管，其电流通路的一端被分别直接连接在各条字线上；第2导电类型的第2晶体管，和第1导电类型极性相反，在向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压。向上述选择出的字线的电压传送只用第1导电类型的第1晶体管进行。
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Patent Agency Ranking
公开(公告)号：CN1838324A
公开(公告)日：2006-09-27
申请号：CN200610075132.6
申请日：2002-07-17
Applicant: 株式会社东芝
IPC: G11C16/10
CPC classification number: G11C16/105 , G11C7/1006 , G11C7/1021 , G11C16/0483 , G11C16/06 , G11C16/10 , G11C16/102 , G11C16/3431 , H01L27/115
Abstract: 一种具有页复制功能的半导体存储装置，用读出/锁存电路读出并锁存从对应于复制源的页地址的存储单元阵列的一页大小的存储单元中读出的数据。该读出/锁存电路有多个锁存电路，这些锁存电路利用列地址进行地址指定。改写用的数据被供给用列地址进行了地址指定的锁存电路，改写用的数据被锁存在该被进行了地址指定的锁存电路中，进行数据的改写。数据改写后的一页大小的数据被写入与复制方的页地址对应的存储单元阵列内的页中。
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公开(公告)号：CN1267929C
公开(公告)日：2006-08-02
申请号：CN02127199.2
申请日：2002-07-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/08 , G11C16/3454
Abstract: 提供一种非易失性半导体存储装置，包括：分别具有多个存储单元且这些多个存储单元连接于多个字线的多个存储单元阵列；连接上述多个存储单元阵列，且选择驱动对应的存储单元阵列的上述多个字线的多个字线驱动电路；以及连接于上述多个存储单元阵列，且控制上述字线驱动电路中的字线的选择驱动动作的多个控制电路，上述各控制电路具有：锁存应向对应的存储单元阵列的上述多个存储单元写入的数据，同时锁存在检验读出时从上述各存储单元读出的数据的多个锁存电路；和在数据写入时和检验读出时，判定被上述锁存电路锁存的数据是否为同一逻辑电平的判定电路，且执行已写入上述存储单元的数据的检验读出，并根据上述判定电路检验读出的判定结果控制对应的上述字线驱动电路。
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公开(公告)号：CN1257510C
公开(公告)日：2006-05-24
申请号：CN02126251.9
申请日：2002-07-17
Applicant: 株式会社东芝
IPC: G11C11/409 , G11C16/06 , G11C7/00
CPC classification number: G11C16/105 , G11C7/1006 , G11C7/1021 , G11C16/0483 , G11C16/06 , G11C16/10 , G11C16/102 , G11C16/3431 , H01L27/115
Abstract: 提供一种具有页复制功能的半导体存储装置，以在页复制时只改写一页数据中的一部分数据。为此，用读出/锁存电路读出并锁存从对应于复制源的页地址的存储单元阵列的一页大小的存储单元中读出的数据。该读出/锁存电路有多个锁存电路，这些锁存电路利用列地址进行地址指定。改写用的数据被供给用列地址进行了地址指定的锁存电路，改写用的数据被锁存在该被进行了地址指定的锁存电路中，进行数据的改写。数据改写后的一页大小的数据被写入与复制方的页地址对应的存储单元阵列内的页中。
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公开(公告)号：CN1411062A
公开(公告)日：2003-04-16
申请号：CN02144069.7
申请日：2002-09-29
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L23/00
CPC classification number: H01L25/0657 , H01L23/544 , H01L2223/5444 , H01L2224/16145 , H01L2225/06517 , H01L2225/06541 , H01L2225/06572 , H01L2225/06596
Abstract: 一种层叠了多层半导体集成电路芯片的层叠型半导体装置，各半导体集成电路芯片包括：保持被电气性写入的自己的识别信息的保持电路；在层叠了多层半导体集成电路芯片的状态下，在保持电路上设定自己的识别信息的识别信息设定电路；用于在保持电路上设定自己的识别信息才至少一个设定端子；其中，各半导体集成电路芯片对应的设定端子之间都共同连接。
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公开(公告)号：CN1336690A
公开(公告)日：2002-02-20
申请号：CN01120869.4
申请日：2001-06-08
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L29/78 , G11C11/34
CPC classification number: G11C8/10 , G11C16/0483 , G11C16/08 , G11C16/3459 , H01L27/115
Abstract: 半导体存储装置具备:把存储器单元排列成矩阵的存储器单元阵列;在选择上述存储器单元阵列的字线的同时,向字线传送电压的行译码器电路。上述行译码器电路具备:第1导电类型的多个第1晶体管,其电流通路的一端被分别直接连接在各条字线上;第2导电类型的第2晶体管,和第1导电类型极性相反,在向选择出的字线传送电压的动作时,向被连接在选择出的字线上的上述第1晶体管的栅极传送电压。向上述选择出的字线的电压传送只用第1导电类型的第1晶体管进行。
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