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公开(公告)号：CN102610271A
公开(公告)日：2012-07-25
申请号：CN201210016677.5
申请日：2012-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C8/08 , G11C7/12 , G11C8/14 , G11C11/418 , G11C11/419
Abstract: 一种存储器，包括：一行位单元，包括多个第一位单元和多个第二位单元；第一字线段驱动器和第二字线段驱动器，第一字线段驱动器连接到多个第一位单元，第二字线段驱动器连接到多个第二位单元，第一字线段驱动器和第二字线段驱动器选择性地可操作用于在一个时刻激活多个第一位单元和多个第二位单元中的一种，而不激活多个第一位单元和多个第二位单元中的另一种；以及共享读放大器，连接到多个第一位单元中的至少一个和多个第二位单元中的至少一个，从而使得共享读放大器被配置为接收信号，信号来自在给定时刻通过相应的字线段驱动器激活的一个第一位单元或者一个第二位单元。
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公开(公告)号：CN101231883B
公开(公告)日：2011-07-27
申请号：CN200710138141.X
申请日：2007-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063
CPC classification number: G11C7/08 , G11C7/065 , G11C7/1006 , G11C7/12 , G11C11/4091 , G11C11/4094
Abstract: 本发明涉及一种与一字线和一位线或一互补位线之一进行通讯向存储器单元读取和写入信息的方法。根据一实施例的方法包括：将该位线和该互补位线均衡至一共用电压；通过将该存储器单元与该位线或该互补位线之一连接，寻址该存储器单元；通过探测存储于该存储器单元中的一第一电荷并将所述第一电荷传送给该位线或该互补位线之一，读取该存储器单元；及通过由一反相器和该位线或该互补位线之一传送一第二电荷给该存储器单元，将该第二电荷写入该存储器单元。在一实施例中，该反相器仅将该第二电荷传送给该存储器单元而被利用。
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公开(公告)号：CN101866689A
公开(公告)日：2010-10-20
申请号：CN201010164135.3
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C8/12 , G11C11/413
Abstract: 本发明公开了一种存储器电路，其包括多个存储器库，各存储器库还包括一区域感测放大器，用以感测该区域位线上的小摆幅电压，并感测一互补全域位线对上的小摆幅电压；多个全域位线，排列成互补位线信号对，所述多个全域位线横越整个存储器阵列，并耦接至各存储器库中的区域感测放大器；一小信号写入驱动电路，耦接至完全摆幅I/O数据线，用以在所述多个全域位线输出互补小摆幅信号；以及一全域感测放大器，耦接至所述多个全域位线，并用以感测该全域位线上的小摆幅差动信号，并具有完全摆幅输出信号。本发明可使存储器阵列提供更快的时序，节省更多的功率，并可减少从存储器的输入/输出缓冲器上读取与写入数据所需的电流量及时间。
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公开(公告)号：CN1734666A
公开(公告)日：2006-02-15
申请号：CN200510007328.7
申请日：2005-02-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/401 , G11C11/4063 , G11C11/407 , G11C11/4074
Abstract: 本发明是一种控制电压位准的电路、偏压侦测电路以及补偿方法，所述控制电压位准的电路，其包括第一PMOS晶体管、MOS次门坎电流源以及第一不随偏压改变电流源。第一PMOS晶体管耦接第一电压耦合器，第一PMOS晶体管的栅极与漏极彼此耦接。MOS次门坎电流源耦接第二电压耦合器。第一不随偏压改变电流源耦接于MOS次门坎电流源与第一PMOS晶体管之间。本发明于制程、电压及温度变化的不同环境下，可产生预期字符线电压位准的电路。此允许字符线电压位准不仅只对温度反应。
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公开(公告)号：CN115862713A
公开(公告)日：2023-03-28
申请号：CN202211027713.8
申请日：2022-08-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 根据本申请的实施例，提供了一种存储器器件包括RRAM存储器单元，其被配置为形成0晶体管1电阻器(0T1R)阵列结构，其中RRAM存储器单元的存取晶体管被旁路或去除。替代地，RRAM存储器单元的存取晶体管可以以并联结构布置以减少相关联的IR压降，从而实现降低的写入电压操作。根据本申请的其他实施例，还提供了一种降低存储器器件的操作电压的方法。
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Patent Agency Ranking
公开(公告)号：CN110010179B
公开(公告)日：2021-05-25
申请号：CN201811447834.1
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本发明的实施例提供了一种存储器架构及其操作方法。存储器架构包括：多个单元阵列，每个单元阵列均包括多个位单元，其中，多个单元阵列中的每个位单元均使用相应的可变电阻介电层以在第一和第二逻辑状态之间转换；以及控制逻辑电路，连接至多个单元阵列，并且被配置为使第一信息位作为第一信息位的原始逻辑状态和第一信息位的逻辑互补逻辑状态写入一对单元阵列的相应位单元中，其中，相应的可变电阻介电层通过使用相同的沉积设备方案形成并且具有不同的直径。
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公开(公告)号：CN110277122A
公开(公告)日：2019-09-24
申请号：CN201910199143.2
申请日：2019-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本发明的实施例提供了存储器件及其感测放大器和读取方法。存储器件包括存储单元和感测放大器。感测放大器具有被配置为输出参考电压的参考电路和连接至存储单元的感测电路。比较器包括第一输入端和第二输入端，其中，第一输入端连接至参考电路以接收参考电压，并且第二输入端连接至存储单元。预充电器被配置为选择性地将感测电路预充电至预定的预充电电压。
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公开(公告)号：CN104425716B
公开(公告)日：2018-01-05
申请号：CN201410340990.3
申请日：2014-07-17
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L45/08 , H01L45/124 , H01L45/1273 , H01L45/146 , H01L45/1683
Abstract: 本公开提供一种半导体结构，其包括导电层和导电层上方的电阻可配置结构。电阻可配置结构包括第一电极、第一电极上方的电阻可配置层以及电阻可配置层上方的第二电极。第一电极具有第一侧壁、第二侧壁以及导电层上的底面。第一侧壁和第二侧壁之间的接合处包括电场增强结构。本公开还提供一种用于制造以上半导体结构的方法，包括：图案化导电层上的硬掩模；在硬掩模周围形成间隔件；去除硬掩模的至少一部分；在间隔件上形成共形电阻可配置层；以及在共形电阻可配置层上形成第二导电层。本公开还提供了一种制造电阻式随机存取存储器(RRAM)的方法。
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公开(公告)号：CN107180650A
公开(公告)日：2017-09-19
申请号：CN201611252619.7
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C13/00
Abstract: 本发明的实施例公开了一种包括驱动器、汇集器、存储器列、参考列、参考电阻器和感测单位的存储器件。驱动器和汇集器中的至少一个具有可调式电阻。为了写入操作，基于其中的存储器列中的行位置导通电阻式存储单元中的一个，驱动器提供从其中流过的写入电流，以及基于行位置调整可调式电阻。为了读取操作，当导通电阻式存储单元中的一个和位置上对应的一个参考位单元时，感测单位感测存储器列的读取电流以及参考列和参考电阻器的参考电流。本发明的实施例还提供了一种存储器件的操作方法。
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公开(公告)号：CN105322947A
公开(公告)日：2016-02-10
申请号：CN201410769000.8
申请日：2014-12-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: H03K19/094
CPC classification number: H03F3/505 , H03F3/45183 , H03F2200/135 , H03F2200/456 , H03F2200/555 , H03F2203/45674
Abstract: 本发明提供了一种单位增益缓冲器及相关方法。器件包括放大器级、源极跟随器、电阻器件和晶体管。源极跟随器的输入端子电连接至放大器级的内部节点，并且源极跟随器的输出端子电连接至放大器级的输入端子和器件的输出端子。电阻器件的第一端子电连接至器件的输出端子。晶体管电连接至电阻器件的第二端子和放大器级。
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