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公开(公告)号：CN108493247B
公开(公告)日：2021-06-22
申请号：CN201810165544.1
申请日：2018-02-28
Applicant: 南京邮电大学
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ‑VDMOS器件及制造方法，将阶梯掺杂（变掺杂）的思想引入新结构，将漂移区超结中的超结P型柱区（11）进行阶梯掺杂，掺杂浓度由源极到漏极逐渐降低；同时超结N型柱区（12）也进行阶梯掺杂，掺杂浓度由源极到漏极逐渐升高。新型结构阶梯掺杂可以平衡漂移区的电荷，提高器件击穿电压的同时保持了器件好的导通电阻特性。并且新结构可以降低器件内部电荷存储，提高器件开关速度，当器件应用于功率集成电路时，可以有效降低开关损耗。
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公开(公告)号：CN110265391B
公开(公告)日：2021-03-16
申请号：CN201910488660.1
申请日：2019-06-05
Applicant: 南京邮电大学
IPC: H01L27/02
Abstract: 本发明揭示了一种内嵌浮空N+区的LIGBT型ESD防护器件，ESD防护器件包括硅衬底，在硅衬底上设有埋氧层，埋氧层上设有漂移区，漂移区的左上方为漏极区，右上方为源极区；漂移区内中间引入浮空N+电荷区，在N‑buffer区中为漏极重掺杂P+区；在P‑body区中为源极重掺杂N+区，重掺杂P+区。本发明可解决现有技术中普遍存在的触发电压过高、维持电压过低、抗闩锁能力不足的技术问题，设计了一种内嵌浮空N+区的LIGBT型ESD防护器件，由于浮空重掺杂N+电荷区的存在，触发时器件击穿结P‑body/N‑epi结冶金结处电场分布得到调制，更易发生雪崩击穿，因此降低了触发电压。
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公开(公告)号：CN110473869A
公开(公告)日：2019-11-19
申请号：CN201910813865.2
申请日：2019-08-30
Applicant: 广东瑞森半导体科技有限公司 , 南京邮电大学
Abstract: 本发明涉及电子元器件技术领域的一种具有氧化层的LIGBT型ESD保护器件，包括位于底部的衬底层和及埋氧层，埋氧层的上方覆盖有漂移区，漂移区的上方分别覆盖有buffer层和body区，漂移区的上方且位于buffer层的右侧设有氧化层，buffer层内具有第三重掺杂区，漂移区的上方且位于body区的左侧设有场氧隔离区，场氧隔离区和body区的上端均覆盖有多晶硅栅极，body区上方形成第一重掺杂区和第二重掺杂区，多晶硅栅极、第一重掺杂区和第二重掺杂区用导线相连接地，通过加入阳极端氧化层技术，同时通过降低阳极端的第三重掺杂区向漂移区的注入效率，并增加ESD电流流通路径长度，进而提高维持电压，可降低闩锁效应的发生风险。
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公开(公告)号：CN110265391A
公开(公告)日：2019-09-20
申请号：CN201910488660.1
申请日：2019-06-05
Applicant: 南京邮电大学
IPC: H01L27/02
Abstract: 本发明揭示了一种内嵌浮空N+区的LIGBT型ESD防护器件，ESD防护器件包括硅衬底，在硅衬底上设有埋氧层，埋氧层上设有漂移区，漂移区的左上方为漏极区，右上方为源极区；漂移区内中间引入浮空N+电荷区，在N-buffer区中为漏极重掺杂P+区；在P-body区中为源极重掺杂N+区，重掺杂P+区。本发明可解决现有技术中普遍存在的触发电压过高、维持电压过低、抗闩锁能力不足的技术问题，设计了一种内嵌浮空N+区的LIGBT型ESD防护器件，由于浮空重掺杂N+电荷区的存在，触发时器件击穿结P-body/N-epi结冶金结处电场分布得到调制，更易发生雪崩击穿，因此降低了触发电压。
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公开(公告)号：CN107910359A
公开(公告)日：2018-04-13
申请号：CN201711091191.7
申请日：2017-11-08
Applicant: 南京邮电大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种具有扩大E-SOA区域的LDMOS器件及其制造方法，一方面通过在P衬底（10）和N型外延层（12）之间引入第一重掺杂P+区（11），该第一重掺杂P+区（11）给漏电极（21）发生雪崩击穿产生的空穴载流子，提供了新的泄放通道；另一方面，该新的泄放通道使得大部分的漏端空穴不再从表面流通，减少了被俘获到N型外延层（12）表面场氧化层（17）中的空穴数，进一步提高了器件的可靠性，扩大了E-SOA区域。
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Patent Agency Ranking
公开(公告)号：CN105742281A
公开(公告)日：2016-07-06
申请号：CN201610189737.1
申请日：2016-03-30
Applicant: 南京邮电大学
IPC: H01L27/02
CPC classification number: H01L27/0251 , H01L27/0255 , H01L27/0296
Abstract: 本发明公开了一种PN结辅助触发SCR?LDMOS结构的高压ESD保护器件，包括P型硅衬底，所述P型硅衬底上设有埋氧层，埋氧层上设有漂移区，漂移区的上方从左到右依次设有N?buffer区、P区、P?body区；所述N?buffer区中从左到右依次设有第一漏极重掺杂N+区和第一漏极重掺杂P+区；所述P?body区中从左到右依次设有第二源极重掺杂N+区、第二源极重掺杂P+区及第三源极重掺杂P+区，P区和第二源极重掺杂P+区通过导线相连。当ESD保护器件的漏极受到正向ESD脉冲后，利用反偏PN结来辅助提高触发开启前的空穴载流子浓度，降低了触发电压Vt1。并且器件引入的反偏PN结可有效抑制寄生SCR的正反馈作用，从而有效提高器件的维持电压Vh，避免器件发生闩锁效应。
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公开(公告)号：CN103237180A
公开(公告)日：2013-08-07
申请号：CN201310116031.9
申请日：2013-04-03
Applicant: 南京邮电大学
Abstract: 一种高动态范围红外焦平面读出电路，包括像素单元电路、比较计数电路、电荷重新分配控制电路及数字模拟转化电路，像素单元电路的输出分别连接比较计数电路和电荷重新分配控制电路，比较计数电路的一个输出连接像素单元电路，比较计数电路的另一个输出分别连接数字模拟转化电路和电荷重新分配控制电路，数字模拟转化电路的输出连接电荷重新分配控制电路。
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公开(公告)号：CN115101520A
公开(公告)日：2022-09-23
申请号：CN202210522548.7
申请日：2022-05-13
Applicant: 南京邮电大学
Abstract: 本发明公开了一种具有寄生SCR的双Fin ESD防护器件，包括一个单Fin PNP晶体管、一个单Fin NPN晶体管、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区、第六场氧隔离区、第一阳极金属电极、第二阳极金属电极、第一阴极金属电极、第二阴极金属电极。第一阳极金属电极设置于第一N型重掺杂区上方，第二阳极金属电极设置于第一P型重掺杂区上方，第一阴极金属电极设置于第二N型重掺杂区上方，第二阴极金属电极设置于第二P型重掺杂区上方。单Fin PNP晶体管和单Fin NPN晶体管沿Y轴方向上并排放置，组合成寄生SCR结构。本发明可有效提高小尺寸器件的鲁棒性，确保器件能够在ESD来临时迅速高效开启。
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公开(公告)号：CN113270400B
公开(公告)日：2022-09-06
申请号：CN202110558693.6
申请日：2021-05-21
Applicant: 南京邮电大学
Abstract: 本发明公开了一种内嵌双MOS触发的SCR‑LDMOS型ESD保护器件，当ESD信号作用于新型SCR‑LDMOS结构阳极时，一方面，新结构中的双MOS结构(PMOS+NMOS)引入的P+/N‑buffer结取代了传统SCR‑LDMOS结构中的P‑body/N‑epi结发生雪崩击穿，降低了器件的触发电压，另外PMOS还辅助NMOS通道开启泄放ESD电流；另一方面，内嵌双MOS触发SCR‑LDMOS结构中存在的PMOS‑NMOS通道可以对SCR‑LDMOS电压进行箝位，抑制器件内部正反馈效应，提高器件维持电压。此外，相比于传统结构，新结构引入了PMOS‑NMOS通道，电流泄放能力也得到了进一步提高。
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公开(公告)号：CN111769158B
公开(公告)日：2022-08-26
申请号：CN202010439394.6
申请日：2020-05-21
Applicant: 南京邮电大学
IPC: H01L29/10 , H01L29/06 , H01L29/417 , H01L29/423 , H01L29/78 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种具低反向恢复电荷的双沟道超结VDMOS器件及制造方法，分别在栅电极区和JFET区上方建立源电极，JFET上方依次新建立N‑pillar区、P‑body区和N+源区，使得器件的栅电极被分成多区域，新加入的区、源极和栅极将整个栅极分离，形成了一个分离栅极，增加了一个源电极。本发明在保持超结VDMOS击穿电压和开态电流处理能力的同时，降低了体内寄生二极管的储存电荷，提高了器件的反向恢复特性。
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