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公开(公告)号：CN117746939A
公开(公告)日：2024-03-22
申请号：CN202311745614.8
申请日：2023-12-18
Applicant: 中国科学院微电子研究所
IPC: G11C11/16
Abstract: 本公开提供了一种基于SOT‑MTJ的逻辑运算单元和实现逻辑运算方法，该单元包括：公共底电极以及多个磁性隧道结，每个磁性隧道结至少包括自由层、绝缘层、参考层以及顶电极；每个顶电极均接入一个对应的调控电压，以调控磁性隧道结的翻转电压阈值；公共底电极的一端接入第一输入电压，公共底电极的另一端接入第二输入电压，第一输入电压和第二输入电压之间的差值形成输入电压，以根据输入电压的大小和翻转电压阈值调整磁性隧道结的阻态。本公开通过具有公共底电极的多个磁性隧道结所组成的逻辑运算单元，实现SOT‑MTJ器件的高密度集成，并在公共底电极的输入电压写入情况配合调控电压的写入即可实现多种类型的逻辑运算。
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公开(公告)号：CN117729838A
公开(公告)日：2024-03-19
申请号：CN202311735346.1
申请日：2023-12-15
Applicant: 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本申请提供一种半导体器件及其制造方法，包括第一导电叠层、铁电层、第一金属层、隧道结、第二金属层、磁性层、钉扎层和第二导电叠层；隧道结包括自由层、绝缘层和参考层，自由层和参考层的磁性方向垂直，这样该半导体器件可以作为传感器器件进行探测。在第一导电叠层和自由层之间施加电压，调整自由层的磁性方向，以使自由层的磁性方向和参考层的磁性方向平行，此时该半导体器件可以作为存储器进行数据存储。通过在第一导电叠层和自由层之间施加电压，从而调控隧道结中自由层的磁性方向，实现自由层和参考层之间的磁性方向由垂直调整为平行，从而将半导体器件的探测功能调整为存储功能，实现同一个半导体器件既能够进行探测也能够进行存储。
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公开(公告)号：CN117724296A
公开(公告)日：2024-03-19
申请号：CN202311754339.6
申请日：2023-12-19
Applicant: 中国科学院微电子研究所
IPC: G03F7/16
Abstract: 本发明公开了一种光刻方法、半导体结构以及电子设备，涉及光刻技术领域，以提供一种能够保证台阶处不产生气泡，且能够保证光刻胶厚度均匀的技术方案。包括以下步骤：提供衬底，并利用稀释液浸润所述衬底；在利用稀释液浸润后的所述衬底上形成光刻胶；在预设温度范围和预设时长内，对形成有所述光刻胶的衬底进行处理，以使所述衬底上所述光刻胶中的有机溶剂进行挥发，其中，所述预设温度范围小于或等于60°。
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公开(公告)号：CN117614621A
公开(公告)日：2024-02-27
申请号：CN202311584987.1
申请日：2023-11-24
Applicant: 中国科学院微电子研究所
Abstract: 本公开提供了一种可控随机可重构的加密电路及其控制方法，该电路包括：多个加密逻辑单元，每个加密逻辑单元至少包括：可重构逻辑单元、电压选择单元以及比较单元，可重构逻辑单元被配置为根据电压选择单元所选择的电压对源码和辅助码进行预设逻辑运算，预设逻辑运算的结果作为加密逻辑单元的加密结果，源码具有可控性，辅助码具有随机性；电压选择单元被配置为基于比较单元输出的比较结果输出不同电压；比较单元被配置为对与当前加密逻辑单元级联的上一个加密逻辑单元的辅助码的值与基准值进行比较。本公开无需依赖器件自身的一致性，即可实现对于使用者来说的可控随机的可重构加密，而对攻击者来说是真随机加密，使安全性得到保证。
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公开(公告)号：CN117524863A
公开(公告)日：2024-02-06
申请号：CN202311567408.2
申请日：2023-11-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/306 , H01L21/335 , H01L29/772
Abstract: 本发明涉及一种半导体器件的制作方法及半导体器件，属于半导体器件技术领域，解决了现有技术刻蚀SiC的效率低，工艺复杂、沟槽均匀性差、沟槽形貌调节难度高的问题。该制作方法包括提供SiC衬底；沿SiC衬底的厚度方向刻蚀通孔；在通孔内以及SiC衬底上外延P型SiC；在SiC衬底的底部形成缓冲层和漏极；在P型外延层上形成用于接触的N+型SiC层；形成沟槽、栅极、源极和金属层。本发明制备半导体器件的工艺易于控制，并且形成沟槽的效率明显增加。
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公开(公告)号：CN117098395A
公开(公告)日：2023-11-21
申请号：CN202311022432.8
申请日：2023-08-14
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明涉及一种三维垂直结构存储器结构及其制备方法。其包括依次堆叠的：半导体衬底、第一隔离层、第一和第二层晶体管；第一层晶体管包括堆叠的第一源极层、第二隔离层、第一漏极层和第三隔离层，以及依次贯穿至第一源极层的第一通孔，第一通孔的内侧壁依次层叠有第一有源层、第一栅介质层和第一栅极层；第二层晶体管包括堆叠的第四隔离层、第二源极层和第五隔离层，以及贯穿至第一栅极层的第二通孔，第二通孔的内侧壁和底壁依次层叠有第二有源层、第二栅介质层和第二栅极层；第一和第二通孔投影面积及位置相同。本发明的上下两个晶体管完全垂直重叠，节约了单元面积，提高了集成密度，减少了制造成本。
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公开(公告)号：CN116936478A
公开(公告)日：2023-10-24
申请号：CN202310878725.X
申请日：2023-07-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以降低CFET器件的集成难度，提高CFET器件的良率。所述半导体器件的制造方法包括：在半导体基底上形成依次层叠设置的至少一层叠层、半导体隔离层和半导体层。在半导体层上依次形成材料不同的第一掩膜图案和第二掩膜图案。在第一掩膜图案和第二掩膜图案的掩膜作用下，至少对层叠设置的至少一层叠层、半导体隔离层和半导体层进行图案化处理。去除第一掩膜图案；并在第二掩膜图案的掩膜作用下，至少对半导体层进行图案化处理。基于第一鳍状结构制造具有[100]晶向的沟道的N型环栅晶体管；并基于第二鳍状结构制造具有[110]晶向的沟道的P型环栅晶体管。
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公开(公告)号：CN113380699B
公开(公告)日：2023-10-24
申请号：CN202110524551.8
申请日：2021-05-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L21/027 , H01L23/532
Abstract: 本发明公开了一种半导体器件及其制备方法，半导体器件的制备方法包括：提供待填充层；于待填充层的上表面形成图形化的掩膜层，基于掩膜层刻蚀待填充层，以形成待填充图形；于待填充图形内和掩膜层的上表面形成填充层；以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平；去除掩膜层。以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以避免使用机械方式去除多余的填充层，从而避免产生缺陷。
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公开(公告)号：CN116845088A
公开(公告)日：2023-10-03
申请号：CN202310896473.3
申请日：2023-07-20
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明涉及一种半导体器件及其制备方法和低温ISSG工艺的应用，属于半导体技术领域，解决了垂直型3D全环绕栅极晶体管中的纳米片边缘的尖角易引发高电场带来栅电压击穿的问题。该方法包括：在后栅工艺中释放纳米片结构后，采用低温ISSG工艺将纳米片边缘的尖角修饰为圆角。本发明在不影响源极和漏极的情况下，采用低温ISSG工艺将纳米片的尖角修饰为圆角，避免尖角高电场引起栅电压击穿问题。
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公开(公告)号：CN112652663B
公开(公告)日：2023-09-19
申请号：CN202011433575.4
申请日：2020-12-10
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/08 , H01L29/36 , H01L21/336
Abstract: 本发明提供了一种MOS晶体管及利用离子注入提高源漏掺杂浓度的方法，该MOS晶体管包括具有栅极的衬底；源漏区，位于所述栅极的两侧；所述源漏区包括第一区域以及位于其上方的第二区域，所述第一区域为采用离子注入方式形成；所述第二区域为在所述第一区域上采用预非晶化注入(PAI)以及离子注入形成。该MOS晶体管中在源漏区的表层区域形成第二区域，并且该第二区域为在第一区域上进行预非晶化注入(PAI)以及离子注入形成，可提高源漏掺杂浓度。
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