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公开(公告)号：CN114695265A
公开(公告)日：2022-07-01
申请号：CN202011568355.2
申请日：2020-12-25
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明涉及一种形成接触部的方法及制造位线结构和存储节点接触的方法。形成接触部的方法：所述半导体衬底上形成有接触孔；向接触孔中沉积多晶硅，然后选择性进行回刻，形成多晶硅层；在多晶硅层表面外延生长单晶硅层，然后回刻。制造位线结构的方法：利用上述方法形成接触部，在接触部形成阻挡层和导体层；在金属层上形成帽层；刻蚀帽层、导体层、阻挡层和接触部形成位线叠层；在位线叠层两侧形成位线侧墙。制造存储节点接触的方法：如上述方法形成接触部；在接触部上形成阻挡层和金属层；对阻挡层和金属层进行图案化以形成接触焊盘。本发明简化了去除多晶硅层缝隙/孔洞的工艺流程，提高了生产效率，并且采用同质膜，能够改善器件的导电特性。
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公开(公告)号：CN114628244A
公开(公告)日：2022-06-14
申请号：CN202011434967.2
申请日：2020-12-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/28 , H01L21/8242
Abstract: 本发明涉及一种半导体结构的制备方法。一种半导体结构的制备方法，包括：提供具有栅极沟槽的半导体衬底；在所述栅极沟槽的底壁和侧壁上依次形成氧化层、阻挡层，之后填充金属栅极，然后进行钝化处理；在所述钝化处理之后，将填充所述金属栅极的半导体结构置于腔室中，温度升至350～450℃，向腔室中通入含有D2的处理气体，并保持预设时间以完成合金化处理。本发明在金属栅极经过钝化之后采用含有D2的处理气体进行合金化处理，由于D2相比H2具有更强的穿透力，因此对金属栅极下部的氧化层界面具有更高的修复率，从而更大程度改善器件电性能，尤其是用于使用BCAT的DRAM中具有更突出的优势。
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公开(公告)号：CN115050743A
公开(公告)日：2022-09-13
申请号：CN202110256229.1
申请日：2021-03-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108
Abstract: 本发明涉及一种DRAM结构及其制备方法。一种DRAM结构包括：半导体衬底设有有源区，有源区包括至少一个晶体管和至少一个电容器，晶体管包括形成于衬底上的栅极及位于栅极两侧半导体衬底中的源区和漏区；电容器与晶体管的源区和漏区中的一个相连接；栅极的两侧设有呈多层的侧墙结构；侧墙结构的最外层为碳氧化硅层。其制备方法：在半导体衬底有源区的衬底上形成栅极；在栅极两侧形成呈多层的侧墙结构，侧墙结构的最外层为碳氧化硅层；在栅极两侧的半导体衬底中分别形成源区和漏区；在有源区形成电容器，电容器与源区和漏区之一相连接。本发明采用碳氧化硅材料制作侧墙，可以减缓或消除蚀刻引起的缺陷，从而提高器件质量。
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公开(公告)号：CN114763878A
公开(公告)日：2022-07-19
申请号：CN202110057327.2
申请日：2021-01-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本申请属于半导体技术领域，具体涉及一种泄漏检测件、气体管路、制造设备以及管道泄漏检测方法，该泄漏检测件用于检测管道，包括固定部和检测部，固定部用于与管道以可拆卸连接的方式连接，管道中通入气体，检测部设置在固定部上，通过检测部与气体接触的化学反应确定管道发生泄漏。根据发明实施例的泄漏检测件，通过检测部与气体接触时，发生化学反应确定管道泄漏，将微小的变化转变为肉眼可以观察到的变化，弥补了通过压力检测的方式检测范围有限的缺点，响应时间短，灵敏度高，检测成本低。确定管道出现泄漏后，对管道进行及时的维修，使气体能够完全被导入反应室中并在工件表面发生反应，进而保证集成电路产品的生产过程和品质。
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公开(公告)号：CN114743974A
公开(公告)日：2022-07-12
申请号：CN202110020532.1
申请日：2021-01-07
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/768
Abstract: 本发明涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。一种多晶硅的沉积方法，包括：提供一待沉积多晶硅的半导体结构；将所述半导体结构置于沉积炉中，升温至T1后，保持恒温，在恒温下进行第一阶段硅沉积；然后按一定速率升温至T2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；继续使温度保持在T2，保持恒温，在恒温下进行第三阶段硅沉积；其中，T1和T2的范围均为300～650℃，并且T2＞T1。本发明用于凹槽内沉积时具有较高的台阶覆盖率，并且由于在升温过程中完成了部分硅沉积，沉积效率相比现有技术大幅提高。
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公开(公告)号：CN114743972A
公开(公告)日：2022-07-12
申请号：CN202110020454.5
申请日：2021-01-07
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/02
Abstract: 本发明涉及一种多晶硅接触薄膜的沉积方法。一种多晶硅接触薄膜的沉积方法，包括：提供一待沉积多晶硅接触薄膜的半导体结构；向所述半导体结构通入氢气进行烘烤，烘烤温度为400～600℃，压力为0.1～10torr；然后在所述半导体结构上沉积多晶硅薄膜。本发明能够高效率地清除衬底上氧化层杂质，避免氧化层杂质对多晶硅接触薄膜电阻的不利影响，实现良好的欧姆接触，提高电性能。
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公开(公告)号：CN114695249A
公开(公告)日：2022-07-01
申请号：CN202011580002.4
申请日：2020-12-25
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H01L21/8242
Abstract: 本发明涉及一种接触部、位线、存储节点和DRAM的制造方法。一种接触部的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有介质层；在所述介质层中形成穿过所述介质层并暴露出所述衬底的一部分的接触孔；在所述接触孔中沉积由Si或SiGe构成的籽晶层，然后沉积掺杂型多晶硅层，并在惰性气氛中进行退火处理以形成接触部。将该方法用于位线、存储节点和DRAM的制造中。本发明通过将硅单晶化有效降低了掺杂硅的电阻，从而广泛应用各类器件的制备中，尤其用于导线的制作中。
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公开(公告)号：CN114628333A
公开(公告)日：2022-06-14
申请号：CN202011443548.5
申请日：2020-12-11
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 一种半导体器件的制备方法，包括以下步骤：提供一半导体衬底，在半导体衬底上形成多个栅极结构，所述栅极结构含有金属材料；将形成有栅极结构的半导体器件置于腔室中，升高腔室内的温度至一预设温度，向腔室中通入反应气体，所述反应气体为氮气，并保持预设时间以完成合金化处理。在合金化处理过程中采用惰性气体，避免活跃气体的使用导致的部分气体渗透到其他膜层使得电容器漏电，从而提高半导体器件的性能。
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公开(公告)号：CN111900150B
公开(公告)日：2022-06-03
申请号：CN202010604961.9
申请日：2020-06-29
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明涉及电容及其制备方法、应用。电容中SiGe膜的沉积方法，包括：先向半导体基底上供应硅烷系气体，再供应SiGe膜所需的前驱体气体，进行沉积。本发明可以避免SiGe晶体应力对下层膜的损伤，减少电流泄露，提高电容量和器件运行速度。
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公开(公告)号：CN111900161A
公开(公告)日：2020-11-06
申请号：CN202010596845.7
申请日：2020-06-28
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请公开了一种半导体器件及其金属硅化物分离结构的制造方法，包括：提供一包括第一NMOS器件区和PMOS器件区的半导体衬底；在PMOS器件区上形成第一阻挡层，以露出第一NMOS器件区；在露出的第一NMOS器件区的表面形成第一金属硅化物层；在第一NMOS器件区上形成第二阻挡层，以露出PMOS器件区；在露出的PMOS器件区的表面形成第二金属硅化物层。通过使用两次阻挡层，选择性的分离NMOS器件区和PMOS器件区，使得能够在第一NMOS器件区和PMOS器件区的表面形成具备不同的表面电阻的金属硅化物结构。
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