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公开(公告)号：CN103137537B
公开(公告)日：2015-04-15
申请号：CN201110383790.2
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L29/06
Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，通过刻蚀工艺可以控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103137565B
公开(公告)日：2014-12-24
申请号：CN201110384236.6
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8249 , H01L29/06
Abstract: 本发明提供一种图形化绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103560152A
公开(公告)日：2014-02-05
申请号：CN201310573840.2
申请日：2013-11-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7827 , H01L29/0603 , H01L29/41766 , H01L29/66666
Abstract: 本发明提供一种垂直结构的隧穿场效应晶体管及其制备方法，所述制备方法至少包括步骤：提供一SGOI衬底，包括埋氧层和P型重掺杂SiGe；在所述P型重掺杂SiGe依次沉积形成硅层和N型重掺杂SiGe；利用光刻和刻蚀技术刻蚀所述N型重掺杂SiGe，在所述硅层一侧表面形成漏极；刻蚀所述硅层形成具有纳米线或纳米棒结构的沟道；利用化学腐蚀工艺去除所述沟道下部分P型重掺杂SiGe，使所述沟道悬空，与所述漏极处于相对的另一侧的P型重掺杂SiGe定义为源极，所述漏极、沟道和源极构成垂直结构。本发明提供的垂直结构的隧穿场效应晶体管中漏极、沟道和源极为垂直结构，可以增大隧穿面积，提高器件的驱动电流。另外，形成的悬空的沟道可以进一步抑制器件的漏电流。
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公开(公告)号：CN103137547A
公开(公告)日：2013-06-05
申请号：CN201110384239.X
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768 , H01L21/8248
Abstract: 本发明提供一种绝缘体上Si/NiSi2衬底材料及其制备方法，通过对Ni与Si衬底进行退火反应生成NiSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间插入一层金属硅化物NiSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN107871780A
公开(公告)日：2018-04-03
申请号：CN201711155137.4
申请日：2017-11-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/775 , H01L29/06 , H01L21/335 , B82Y10/00
Abstract: 本发明提供一种场效应晶体管结构及制备方法，制备包括提供基底，于基底表面沉积由至少一层第一材料层及至少一层第二材料层；定义有源区和浅沟槽隔离区；刻蚀有源区形成沟道区及源区和漏区；腐蚀沟道区内的第一材料层或第二材料层，得到至少一条纳米线沟道；于纳米线沟道表面沉积介质层和栅极结构层；于栅极结构层、源区以及漏区表面制作栅电极、源电极以及漏电极，完成所述场效应晶体管的制备。通过上述方案，以堆叠的Si或SiGe材料层形成三维堆叠的环栅纳米线沟道，在相同的平面区域上，增加沟道截面积，增强器件的性能，增强栅控能力并增强器件的稳定性，在减小器件尺寸的同时增强载流子输运能力、提高器件性能，省略源漏掺杂步骤，工艺过程简单。
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Patent Agency Ranking
公开(公告)号：CN104713931B
公开(公告)日：2017-09-01
申请号：CN201510141241.2
申请日：2015-03-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01N27/414
Abstract: 本发明提供一种基于sSOI MOSFET的生物传感器及其制备方法，所述制备方法包括：1）提供一sSOI衬底，所述sSOI衬底的顶层应变硅的厚度为10nm~50nm；2）制作器件区域；3）形成N+源区及N+漏区及应变沟道区；4）于所述sSOI衬底表面形成介质层；5）形成金属接触开孔，并制作金属接触电极；6）制作电极保护层，并露出栅极传感区域；7）于所述体硅衬底背面制作背栅；8）对栅极传感区域表面进行表面活化修饰。本发明采用应变硅作为沟道，由于应变技术使沟道材料的迁移率增加，得到较高的信噪比；且随着沟道材料的减薄使沟道达到全耗尽状态，其相应器件的亚阈值斜率减小，得到更高的灵敏度。因此本发明的生物传感器可以对生物分子进行高灵敏的检测。
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公开(公告)号：CN103137539B
公开(公告)日：2016-04-20
申请号：CN201110383801.7
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L29/06
Abstract: 本发明提供一种绝缘体上Si/CoSi2衬底材料及其制备方法，通过Co与Si衬底两次反应生成CoSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间插入一层金属硅化物CoSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN105097846A
公开(公告)日：2015-11-25
申请号：CN201510532092.2
申请日：2015-08-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于sSi/SiGe/sSOI衬底的CMOS器件及其制作方法，所述CMOS器件包括：PMOS器件，包括硅衬底、埋氧层、应变硅层、SiGe层以及应变硅盖帽层，形成于所述SiGe层中的SiGe沟道、形成于所述SiGe层及应变硅盖帽层中且分别位于SiGe沟道两侧的P型源区及P型漏区，以及形成于所述应变硅盖帽层表面且与SiGe沟道对应的栅极结构；NMOS器件，包括形成于所述sSOI衬底的应变硅层中的sSi沟道、N型源区及N型漏区，所述N型源区及N型漏区分别位于所述sSi沟道两侧，以及形成于所述sSi沟道表面的栅极结构。本发明CMOS器件具有速度快、大驱动电流、低功耗、高集成度等优点，在集成电路领域具有广泛的应用前景。
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公开(公告)号：CN104752182A
公开(公告)日：2015-07-01
申请号：CN201310746120.1
申请日：2013-12-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/28
Abstract: 本发明提供一种利用Ti插入层制作NiSiGe材料的方法，至少包括以下步骤：1）提供一Si1-xGex层，于所述Si1-xGex层表面形成Ti金属薄膜，其中，0.05≤x≤0.9；2）于所述Ti掺入层表面形成Ni金属层；3）采用快速退火工艺使所述Ni金属穿过所述Ti金属薄膜与所述Si1-xGex层反应生成NiSi1-xGex层，其中，0.05≤x≤0.9。本发明具有以下有益效果：由于特定温度可以提供Ni与Si1-xGex层反应所需的热激活能，并使只有极少量的Ti与Si1-xGex反应并保持在Si1-xGex层与NiSi1-xGex层的界面处，产生几个原子层的缺陷聚集区，隔断了表层薄膜应力的释放向底层的传递，同时使Ni与Si1-xGex的反应以较缓慢的速度进行。因此，本发明对于保持Si1-xGex的应变起到了一定的作用，可以获得连续、均一、稳定的NiSiGe材料。
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公开(公告)号：CN104730111A
公开(公告)日：2015-06-24
申请号：CN201510141251.6
申请日：2015-03-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01N27/00
Abstract: 本发明提供一种基于Si/SiGe/Si量子阱MOSFET的生物传感器及其制备方法，所述制备方法包括：1）提供一Si/SiGe/SOI衬底；2）于所述Si/SiGe/SOI衬底表面制作出器件区域；3）于Si/SiGe/Si顶层两侧中注入P型离子，形成P+源区及P+漏区；4）于所述Si/SiGe/SOI衬底表面形成介质层；5）于与所述P+源区及P+漏区对应的介质层中形成金属接触开孔，并制作金属接触电极；6）制作电极保护层，并露出栅极传感区域；7）制作背栅；8）对栅极传感区域表面进行表面活化修饰。本发明采用高迁移率材料的SiGe材料作为沟道，且Si/SiGe/Si的量子阱的结构，在同样工艺下将得到更高信噪比的信息，从而与常规硅器件相比具有更高的灵敏度，可以对生物分子进行高灵敏的检测。
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