一种具有低触发电压的静电放电保护器件

    公开(公告)号:CN105489602B

    公开(公告)日:2018-07-20

    申请号:CN201511017594.8

    申请日:2015-12-29

    Applicant: 东南大学

    Abstract: 一种具有低触发电压的静电放电保护器件,包括:P型衬底,在P型衬底上设有P型外延,在P型外延上设有N型漂移区,在N型漂移区内设有N型漏区、浅槽隔离区和第一场氧化层,在P型外延上还设有栅氧化层、N型源区、P型体区,在栅氧化层上设有多晶硅栅,在N型漏区、多晶硅栅、N型源区和P型体区的上表面分别设有穿通钝化层的漏极金属接触、栅极金属接触、源极金属接触和体区金属接触。其特征在于,在所述的N型源区和P型体区之间设有深槽隔离区和片状场氧化层构成的隔离且所述深槽隔离区与片状场氧化层呈间隔排布。本发明可以降低器件的触发电压,提高二次击穿电流,增强器件在ESD过程中的鲁棒性。

    一种增强型绝缘埋层AlGaN-GaN高电子迁移率晶体管

    公开(公告)号:CN106328700A

    公开(公告)日:2017-01-11

    申请号:CN201610705225.6

    申请日:2016-08-22

    Applicant: 东南大学

    CPC classification number: H01L29/778 H01L29/0603 H01L29/0649

    Abstract: 一种增强型绝缘埋层AlGaN-GaN高电子迁移率晶体管,包括:Si基衬底,在Si基衬底上形成有AlN成核层,在AlN成核层上形成有本征GaN层,在本征GaN层上形成有AlGaN掺杂层,在AlGaN掺杂层上表面形成栅绝缘层,在栅绝缘层上形成栅极,在AlGaN掺杂层上部形成源极且所述源极位于栅极的一侧,栅极的另一侧形成漏极,所述源极和漏极始于AlGaN掺杂层上部并止于本征GaN层内部,贯穿AlGaN掺杂层,在栅极、源极和漏极上形成有钝化层,其特征在于,在本征GaN层的内部设有绝缘层,所述绝缘层位于栅极正下方且始于AlGaN掺杂层下表面并止于AlN成核层上表面。

    一种厚膜SOI-LIGBT器件及其抗闩锁能力的提高方法

    公开(公告)号:CN106252400A

    公开(公告)日:2016-12-21

    申请号:CN201610835934.6

    申请日:2016-09-20

    Applicant: 东南大学

    CPC classification number: H01L29/7393 H01L29/0684 H01L29/66325

    Abstract: 一种厚膜SOI-LIGBT器件及其抗闩锁能力的提高方法,包括P型衬底,在P型衬底上设有一层埋氧化层,在埋氧化层上方有N型漂移区,N型漂移区的内部设有P型体区和N型缓冲区,在P型体区表面设有P型阴极接触区和n型阴极接触区,接触区与阴极接触金属层相连,在N型缓冲区的表面设有P型阳极接触区,接触区与阳极接触金属层相连,N型漂移区的表面有场氧化层和导电多晶硅栅极,在阴极接触区、阳极接触区、场氧化层和导电多晶硅栅极的表面设有钝化层,其特征在于,器件阴极外侧设有隔离槽,隔离槽中导电多晶硅与阴极接触区以及阴极金属层短接,此方法增大隔离槽中导电多晶硅与N型漂移区之间电势差,减少流经P型体区中横向沟道的空穴电流,实现了抗闩锁能力的提高。

    一种P型埋层AlGaN-GaN高电子迁移率晶体管

    公开(公告)号:CN106206711A

    公开(公告)日:2016-12-07

    申请号:CN201610704134.0

    申请日:2016-08-22

    Applicant: 东南大学

    CPC classification number: H01L29/7786 H01L29/0684

    Abstract: 一种P型埋层AlGaN-GaN高电子迁移率晶体管,包括:Si基衬底,在Si基衬底上形成AlN成核层,在AlN成核层上形成本征GaN层,在本征GaN层上形成AlGaN掺杂层,在AlGaN掺杂层上表面形成栅氧化层,在栅氧化层上表面形成栅极,在AlGaN掺杂层和栅极上覆盖钝化层,在栅极一侧形成源极,在栅极另一侧形成漏极,所述源极和漏极始于本征GaN层的上部、贯穿AlGaN掺杂层并止于钝化层内,其特征在于,在AlN成核层中形成有P型AlGaN掺杂区埋层,所述P型AlGaN掺杂区埋层上表面与本征GaN层下表面相接触,P型AlGaN掺杂区埋层的一个边界位于栅极下方,另一个边界位于栅极和漏极之间区域的下方。

    一种关于IGBT的全区域退化表征方法

    公开(公告)号:CN118858872A

    公开(公告)日:2024-10-29

    申请号:CN202411020916.3

    申请日:2024-07-29

    Applicant: 东南大学

    Abstract: 本发明公开了一种关于IGBT的全区域退化表征方法,在IGBT集电极和发射极之间施加从0V逐步增大的负压,在每一个Vce下对IGBT的栅极进行电压扫描并且叠加小信号,栅压扫描范围为Vg1~Vg2。在每一个Vce下,测试Vg1~Vg2下的栅电容Cg,绘制Cg‑Vg曲线并分区。以相同的电压施加方式对退化后的器件再次测试Vg1~Vg2的栅电容Cg值,绘制Cg‑Vg曲线并且以同样的方式分区。对比退化前后曲线不同区域的漂移情况,表征IGBT功率器件全区域的退化情况、损伤程度。本方法可以简单快速地提取IGBT功率器件栅氧层和外延层的退化情况,为IGBT功率器件可靠性的分析提供快速的判定依据。

    一种高击穿电压的沟槽功率器件及其制造方法

    公开(公告)号:CN112103346B

    公开(公告)日:2024-04-19

    申请号:CN202011136918.0

    申请日:2020-10-22

    Applicant: 东南大学

    Abstract: 本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件,其器件结构包括,N型衬底,N型缓冲层,N型外延层,呈方形阵列排布的多晶硅栅,多晶硅栅的外围设有栅氧化层,栅氧化层两侧设有P型体区和N型源区,P型体区上方设有P型源区,N型源区、P型源区和P型外延柱的上方设有源极金属,N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱,该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连,侧壁由栅氧化层与多晶硅栅隔离,底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结,器件外接正向压降时,该PN结反偏,可以承受很强的电场,替栅氧化层分担了一部分电场,使沟槽拐角处栅氧化层内的电场强度降低,以提高功率碳化硅器件的击穿电压以及可靠性。

    一种低导通电阻高耐压能力的宽禁带半导体整流器件

    公开(公告)号:CN110729346A

    公开(公告)日:2020-01-24

    申请号:CN201910937475.6

    申请日:2019-09-30

    Applicant: 东南大学

    Abstract: 本发明涉及一种低导通电阻高耐压能力的宽禁带半导体整流器件,包括:第一金属电极,位于第一金属电极上依次设有重掺杂第一导电类型导电层和轻掺杂第一导电类型导电层,所述轻掺杂第一导电类型导电层内设有深沟槽结构,在所述深沟槽结构槽底设有第二导电类型区,在所述轻掺杂第一导电类型导电层上表面设有上设有第二金属电极,在深沟槽结构之间及其外侧设有电子导电沟道结构,所述深沟槽结构及电子导电沟道结构相互平行且间隔相等,本发明通过在深沟槽结构之间增设电子导电沟道结构,有效的增加了正向导通电流密度,降低了导通电阻,减小了器件的功率损耗,同时由于深沟槽结构外壁设有的氮化铝镓,可以有效的提升临界击穿电压。

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