-
公开(公告)号：CN111009270B
公开(公告)日：2025-02-21
申请号：CN201910701403.1
申请日：2019-07-31
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C29/42
Abstract: 提供存储器设备。存储器设备包括：时钟缓冲器，用于接收主时钟信号并提供内部主时钟信号；数据时钟缓冲器，用于接收数据时钟信号；和延迟控制电路，被配置为基于数据时钟信号产生延迟信息并将延迟信息提供给数据输入/输出电路。延迟控制电路包括：分频器，被配置为基于数据时钟信号产生二分频时钟信号；分频器，被配置为基于第一组二分频时钟信号产生四分频时钟信号；第一同步检测器，被配置为输出指示第二组二分频时钟信号是否与数据时钟信号同步的二分频对准信号；和延迟选择器，被配置为基于二分频对准信号检测四分频时钟信号的相位并且基于相位调整主时钟信号的延迟。
-
公开(公告)号：CN109285581B
公开(公告)日：2023-10-31
申请号：CN201810809422.1
申请日：2018-07-20
Applicant: 三星电子株式会社
IPC: G11C16/12
Abstract: 一种存储器件，具有多个电源轨，包括：第一电源轨，用于传递高电源电压，第二电源轨，用于传递低电源电压，第三电源轨，用于经过第一动态电压和频率调整(DVFS)开关来从第一电源轨接收高电源电压并且用于经过第二DVFS开关来从第二电源轨选择性地接收低电源电压，第四电源轨，连接到第一电源门控(PG)开关，用来从第三电源轨选择性地接收高电源电压或低电源电压，第一电路块，连接到第四电源轨以接收应用了DVFS和PG的电源电压。当应用了电源门控时，阻断第四电源轨的电源电压的供应。
-
公开(公告)号：CN114694701A
公开(公告)日：2022-07-01
申请号：CN202111253410.3
申请日：2021-10-27
Applicant: 三星电子株式会社
Abstract: 一种半导体存储设备包括存储单元阵列、读出放大器电路和随机码生成器。存储单元阵列被划分为沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块。读出放大器电路相对于存储单元阵列沿第二方向布置，并且包括多个输入/输出(I/O)读出放大器。随机码生成器基于功率稳定信号和反熔丝标志信号生成随机确定的随机码。从第一组I/O读出放大器中选择的第二组I/O读出放大器通过对主数据的数据比特进行数据加扰来执行数据I/O操作。第一组I/O读出放大器对应于通过访问地址访问的第一组子阵列块。
-
公开(公告)号：CN114694698A
公开(公告)日：2022-07-01
申请号：CN202111108880.0
申请日：2021-09-22
Applicant: 三星电子株式会社
Abstract: 半导体存储器件包括存储单元阵列、纠错码(ECC)电路、故障地址寄存器和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述清理控制电路基于用于刷新所述存储单元行的刷新行地址生成用于对第一存储单元行执行清理操作的清理地址。所述控制逻辑电路控制所述ECC电路，使得所述ECC电路在第一间隔期间对所述第一存储单元行中的多个子页面执行错误检测及纠正操作以对错误发生数量计数，并且基于所述第一存储单元行中的所述错误发生数量确定在所述清理操作中的第二间隔中的子操作。
-
公开(公告)号：CN114253759A
公开(公告)日：2022-03-29
申请号：CN202110871357.7
申请日：2021-07-30
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种半导体存储器件包括存储单元阵列、纠错码(ECC)电路、故障地址寄存器、清理控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述清理控制电路基于对所述存储单元阵列执行的刷新操作产生清理地址。所述控制逻辑电路控制所述ECC电路，使得所述ECC电路对第一存储单元行中的多个子页面执行错误检测操作，以对错误发生数目进行计数，并基于所述错误发生数目判定是否纠正在其中检测到错误的码字。回写未纠正的码字或纠正后的码字，并且基于所述错误发生数目，可以将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中。
-
Patent Agency Ranking
公开(公告)号：CN111352881A
公开(公告)日：2020-06-30
申请号：CN201911130434.2
申请日：2019-11-18
Applicant: 三星电子株式会社
IPC: G06F13/40
Abstract: 提供了一种信号发送和接收设备、存储器件及操作它们的方法。所述信号发送和接收设备包括：第一片上端接电路，所述第一片上端接电路连接到通过其发送或接收第一信号的第一引脚，当所述第一片上端接电路被启用时，所述第一片上端接电路被配置为将第一端接电阻提供给与所述第一引脚连接的信号线；第二片上端接电路，所述第二片上端接电路连接到通过其发送或接收第二信号的第二引脚，当所述第二片上端接电路被启用时，所述第二片上端接电路被配置为将第二端接电阻提供给与所述第二引脚连接的信号线；以及片上端接控制电路，所述片上端接控制电路被配置为：独立地控制所述第一片上端接电路和所述第二片上端接电路中的每一个的启用时间和停用时间。
-
公开(公告)号：CN110389851A
公开(公告)日：2019-10-29
申请号：CN201910317233.7
申请日：2019-04-19
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码(ECC)电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入(MWR)命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。
-
公开(公告)号：CN110310681B
公开(公告)日：2023-09-08
申请号：CN201910202222.4
申请日：2019-03-18
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 提供了一种存储装置、一种操作存储装置的方法、一种存储控制器和一种操作存储控制器的方法。操作布置在多区块存储设备的不同区块中并共享信号线的存储装置的方法包括：在多区块存储设备中包括的所有存储装置中，接收信号线的片内终结(ODT)状态信息。所述方法还包括：在多区块存储设备中的每个存储装置中，将信号线的ODT状态信息存储在模式寄存器中。所述方法还包括：在多区块存储设备的每个存储装置中，基于存储在模式寄存器中的信号线的ODT状态信息产生控制信号。所述方法还包括：在多区块存储设备的每个存储装置中，响应于控制信号而改变信号线的ODT设置。
-
-
公开(公告)号：CN109817252B
公开(公告)日：2021-04-13
申请号：CN201811390156.X
申请日：2018-11-21
Applicant: 三星电子株式会社
Abstract: 公开了一种用于支持命令总线训练模式的存储装置及操作其的方法。提供了一种用于支持命令总线训练(CBT)模式的存储装置及操作所述存储装置的方法。存储装置被配置为：响应于第一数据信号的逻辑电平而进入CBT模式或从CBT模式退出，其中，第一数据信号不包括在用于在CBT模式下输出CBT图案的与命令/地址信号一一对应的第二数据信号中。存储装置还被配置为在CBT模式下进行以下操作：根据由与第二数据信号相关联的端子接收的第二参考电压设置代码来改变参考电压值，将命令/地址信号或一对数据时钟信号终结到与存储在模式寄存器中的片上终结(ODT)代码设置相应的电阻值，并且关闭数据信号的ODT。
-
-
-
-
-
-
-
-
-
Search Results
34
records
(took 0.023 seconds)
