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公开(公告)号：CN109754829A
公开(公告)日：2019-05-14
申请号：CN201811312999.8
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: H03K5/13 , H03K2005/00019 , H04B1/04
Abstract: 电子电路可以包括驱动器，延迟电路，强度控制电路和加法器电路。驱动器可以基于第一信号生成第二信号。延迟电路可以将第一信号延迟与参考时间一样多，以生成第三信号。强度控制电路可以调整第三信号的幅度以生成第四信号。加法器电路可以将第二信号和第四信号相加以生成第五信号。在基于参考时间确定的第一时间间隔中，第五信号的幅度可以大于第二信号的幅度。在不与第一时间间隔重叠的第二时间间隔中，第五信号的幅度可以小于第二信号的幅度。在第二时间间隔中，第五信号的幅度可以小于第一信号的幅度。
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公开(公告)号：CN107527650A
公开(公告)日：2017-12-29
申请号：CN201710303471.3
申请日：2017-05-02
Applicant: 三星电子株式会社
IPC: G11C11/4091
Abstract: 提供了校准端接电阻的半导体存储器装置及其端接电阻的校准方法。存储器装置包括第一片内端接电路、第二片内端接电路、电压发生器和代码生成器。第一片内端接电路可以对应于数据输入缓冲器。第二片内端接电路可以对应于命令/地址缓冲器。电压发生器可以产生参考电压。代码生成器可以响应于参考电压产生片内端接电路中所选择的一个片内端接电路的电阻校准代码。电阻校准代码可以校准所选择的片内端接电路的电阻值。
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公开(公告)号：CN109903793B
公开(公告)日：2024-05-28
申请号：CN201810813761.7
申请日：2018-07-23
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储装置和一种存储系统。所述半导体存储装置对时钟信号进行分频以生成第一时钟信号和第二时钟信号，响应于所述第一时钟信号而输出片选信号作为第一片选信号，响应于所述第二时钟信号而输出缓冲的片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出缓冲的命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号。
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公开(公告)号：CN109767795B
公开(公告)日：2024-05-03
申请号：CN201811338678.5
申请日：2018-11-12
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076
Abstract: 一种存储器装置和用于潜伏控制的操作方法，其中，在初始化模式下，划分具有第一频率的源时钟信号，以提供用作延迟锁相环电路的输入的分频时钟信号，分频时钟信号具有小于第一频率的第二频率。可执行锁定操作，以将分频时钟信号与反馈时钟信号对齐，其中通过经延迟锁相环电路延迟分频时钟信号来产生反馈时钟信号。在完成锁定操作之后，测量延迟锁相环电路的环路延迟。通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。
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公开(公告)号：CN116566386A
公开(公告)日：2023-08-08
申请号：CN202211440610.4
申请日：2022-11-17
Applicant: 三星电子株式会社
Abstract: 在本公开的一些实施例中，一种延迟锁定环路包括：粗糙延迟电路，被配置为延迟参考时钟信号以生成第一时钟信号；精细延迟电路，被配置为延迟第一时钟信号以生成第二时钟信号；第一延迟电路，被配置为延迟第二时钟信号以生成第三时钟信号；第二延迟电路，被配置为延迟第一时钟信号以生成第四时钟信号；第三延迟电路，被配置为延迟第四时钟信号以生成第五时钟信号；相位检测器，被配置为检测参考时钟信号和第五时钟信号之间的相位差；以及控制器，被配置为调整粗糙延迟电路的第一延迟量、精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。
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Patent Agency Ranking
公开(公告)号：CN115701635A
公开(公告)日：2023-02-10
申请号：CN202210389457.0
申请日：2022-04-13
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：模式寄存器集和时钟校正电路。模式寄存器集存储第一控制代码集。在基于占空训练命令的占空训练时段期间，时钟校正电路可将占空训练时段划分为连续的第一时段、第二时段和第三时段，可在第一时段期间校正第一时钟信号和第三时钟信号的相位偏移，可在第二时段期间校正第二时钟信号和第四时钟信号的相位偏移，并且可在第三时段期间校正第一时钟信号和第四时钟信号的相位偏移。半导体存储器装置可通过在占空训练时段期间校正具有多相位的时钟信号的占空误差和相位偏移来增强时钟信号的信号完整性。
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公开(公告)号：CN115458006A
公开(公告)日：2022-12-09
申请号：CN202210631179.5
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: G11C11/409 , H03K5/156
Abstract: 提供存储器装置、包括该存储器装置的存储器系统、以及其操作方法。操作存储器装置的方法包括：接收占空比训练请求，在第一时段中执行对写入路径的第一训练，存储第一训练的结果值，在第二时段中执行对读取路径的第二训练，存储第二训练的结果值，将第一训练的结果值发送到外部装置，以及从外部装置接收与第一训练结果值相对应的占空比调节器(DCA)代码值。
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公开(公告)号：CN113674779A
公开(公告)日：2021-11-19
申请号：CN202110500029.6
申请日：2021-05-08
Applicant: 三星电子株式会社
Abstract: 提供了多相时钟发生器、存储器装置和生成多相时钟的方法。该多相时钟发生器包括第一可变延迟线和第二可变延迟线；第一分相器，被配置为将从时钟树输出的第一相位延迟时钟进行相位分离，以输出第一分频时钟和第三分频时钟；第二分相器，被配置为将从时钟树输出的第二相位延迟时钟进行相位分离，以输出第二分频时钟和第四分频时钟；第一占空比检测器，被配置为检测第一分频时钟与第三分频时钟之间的第一占空比误差；以及第二占空比检测器，被配置为检测第二分频时钟与第四分频时钟之间的第二占空比误差。第一可变延迟线根据第一占空比误差被控制，并且第二可变延迟线根据第二占空比误差被控制。
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公开(公告)号：CN110751965A
公开(公告)日：2020-02-04
申请号：CN201910233334.6
申请日：2019-03-26
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种半导体存储器件，包括被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令时在施加所述数据选通信号的第一时段期间生成并激活第一片上终止控制信号的延时控制信号生成器，被配置为响应于所述第一片上终止控制信号来改变第一可变电阻代码的第一片上终止控制电路，以及被配置为终止所述数据选通信号，并包括响应于所述第一可变电阻代码而改变其电阻值的第一片上终止电阻器的数据选通信号终止电路。
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