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公开(公告)号：CN109905123A
公开(公告)日：2019-06-18
申请号：CN201811477934.9
申请日：2018-12-05
Applicant: 三星电子株式会社
IPC: H03L7/081
Abstract: 公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。
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Patent Agency Ranking
公开(公告)号：CN117854552A
公开(公告)日：2024-04-09
申请号：CN202311017668.2
申请日：2023-08-14
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种半导体芯片包括写入时钟缓冲器、电压调节器、工艺校准电路和温度校准电路。所述电压调节器生成多个调节电压。所述工艺校准电路依据所述半导体芯片的工艺变化，将所述调节电压中的一个调节电压输出为所述写入时钟缓冲器的偏置电压。所述温度校准电路实时地跟踪所述半导体芯片的温度变化，依据所跟踪的结果对来自所述工艺校准电路的所述偏置电压实时地执行模拟校准，并且将模拟校准的偏置电压输出到所述写入时钟缓冲器。
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公开(公告)号：CN109905123B
公开(公告)日：2024-03-29
申请号：CN201811477934.9
申请日：2018-12-05
Applicant: 三星电子株式会社
IPC: H03L7/081
Abstract: 公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。
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公开(公告)号：CN116436456A
公开(公告)日：2023-07-14
申请号：CN202211598024.2
申请日：2022-12-12
Applicant: 三星电子株式会社
Abstract: 公开了一种分频器，其包括分频核心电路，该分频核心电路包括多个晶体管并且被配置为基于时钟信号和反相时钟信号生成至少一个划分时钟信号，控制器，被配置为基于时钟频率信息生成体偏置控制信号，以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的体。
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公开(公告)号：CN115701635A
公开(公告)日：2023-02-10
申请号：CN202210389457.0
申请日：2022-04-13
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：模式寄存器集和时钟校正电路。模式寄存器集存储第一控制代码集。在基于占空训练命令的占空训练时段期间，时钟校正电路可将占空训练时段划分为连续的第一时段、第二时段和第三时段，可在第一时段期间校正第一时钟信号和第三时钟信号的相位偏移，可在第二时段期间校正第二时钟信号和第四时钟信号的相位偏移，并且可在第三时段期间校正第一时钟信号和第四时钟信号的相位偏移。半导体存储器装置可通过在占空训练时段期间校正具有多相位的时钟信号的占空误差和相位偏移来增强时钟信号的信号完整性。
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公开(公告)号：CN115458006A
公开(公告)日：2022-12-09
申请号：CN202210631179.5
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: G11C11/409 , H03K5/156
Abstract: 提供存储器装置、包括该存储器装置的存储器系统、以及其操作方法。操作存储器装置的方法包括：接收占空比训练请求，在第一时段中执行对写入路径的第一训练，存储第一训练的结果值，在第二时段中执行对读取路径的第二训练，存储第二训练的结果值，将第一训练的结果值发送到外部装置，以及从外部装置接收与第一训练结果值相对应的占空比调节器(DCA)代码值。
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