公开(公告)号：CN107452709A

公开(公告)日：2017-12-08

申请号：CN201710367949.9

申请日：2017-05-23

Applicant: 三星电子株式会社

Inventor： 尹元柱 ,  姜锡龙 ,  辛尚勋 ,  柳慧承 ,  李贤义 ,  郑载勋

IPC: H01L23/522

CPC classification number: H01L23/5227 ,  H01F27/2804 ,  H01F38/14 ,  H01F2027/2809 ,  H01F2038/143 ,  H01L23/481 ,  H01L23/5256 ,  H01L23/528 ,  H01L25/0657 ,  H01L2225/06524 ,  H01L2225/06541 ,  H02J50/12 ,  H04B5/0037 ,  H04B5/0075 ,  H05K1/0306 ,  H05K1/165 ,  H05K3/4629 ,  H05K2201/09709 ,  H05K2201/09845 ,  H05K2201/10098 ,  H05K2201/10159 ,  H05K2201/10181

Abstract: 一种三维(3D)电感器结构包括：第一半导体管芯，其包括第一导电图案以及与第一导电图案间隔开的第二导电图案；堆叠在第一半导体管芯上的第二半导体管芯，第二半导体管芯包括第三导电图案、与第三导电图案间隔开的第四导电图案、穿透第二半导体管芯并将第一导电图案与第三导电图案电连接的第一穿通衬底通路(TSV)、以及穿透第二半导体管芯并将第二导电图案与第四导电图案电连接的第二TSV；以及第一导电连接图案，其被包括在第一半导体管芯中并将第一导电图案的第一端与第二导电图案的第一端电连接，或者被包括在第二半导体管芯中并将第三导电图案的第一端与第四导电图案的第一端电连接。

公开(公告)号：CN109584944B

公开(公告)日：2024-01-05

申请号：CN201710906893.X

申请日：2017-09-29

Applicant: 三星电子株式会社

Inventor： 姜锡龙 ,  尹元柱 ,  柳慧承 ,  李贤义 ,  郑载勋

IPC: G11C29/12 ,  G11C29/56

Abstract: 输入‑输出电路包括接收电路和寄存器电路。接收电路通常在正常写入模式中和测试写入模式中根据正常写入协议进行操作。接收电路接收多个输入信号以生成多个锁存信号。寄存器电路在测试写入模式中基于锁存信号生成多个测试结果信号。输入‑输出电路可以根据正常写入路径和正常写入协议执行多输入移位寄存器(MISR)功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。

公开(公告)号：CN109754841B

公开(公告)日：2023-03-24

申请号：CN201711094426.8

申请日：2017-11-08

Applicant: 三星电子株式会社

Inventor： 柳慧承 ,  姜锡龙 ,  尹元柱 ,  李贤义 ,  郑载勋

IPC: G11C29/42

Abstract: 提供了一种包括奇偶校验电路和掩码电路的存储器件。奇偶校验电路可以对根据数据选通信号采样的数据执行奇偶校验，其中所述数据选通信号不包括后同步码。所述掩码电路可以基于奇偶校验的结果产生奇偶校验错误信号，并在根据所述数据的突发长度确定的时间段期间输出所述奇偶校验错误信号。

公开(公告)号：CN107015094A

公开(公告)日：2017-08-04

申请号：CN201710061506.7

申请日：2017-01-26

Applicant: 三星电子株式会社

Inventor： 尹元柱 ,  姜锡龙 ,  柳慧承 ,  李贤义

IPC: G01R31/02

Abstract: 公开了一种用于检测相邻微凸块之间的短路的方法和器件。所述方法包括：设置与微凸块相连的数据输出电路的上拉驱动器和下拉驱动器的输出以适于测试类型；以及确定是否生成短路。

公开(公告)号：CN110233148B

公开(公告)日：2024-09-24

申请号：CN201910056908.7

申请日：2019-01-21

Applicant: 三星电子株式会社

Inventor： 柳慧承 ,  尹元柱 ,  李贤义

IPC: H01L25/065 ,  H01L25/16 ,  H01L23/498

Abstract: 一种存储器封装包括堆叠在封装基板上的多个存储器芯片。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为通过穿过多个存储器芯片的多个通孔来控制多个存储器芯片。中间芯片连接到多个通孔。中间芯片设置在多个存储器芯片与逻辑芯片之间，并且被配置为基于逻辑芯片的数据传输速率来选择多个通孔中的至少子集作为逻辑芯片与多个存储器芯片之间的数据传输路径。

公开(公告)号：CN109905123B

公开(公告)日：2024-03-29

申请号：CN201811477934.9

申请日：2018-12-05

Applicant: 三星电子株式会社

Inventor： 金相谦 ,  尹元柱 ,  姜锡龙 ,  张豪埈

IPC: H03L7/081

Abstract: 公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。

公开(公告)号：CN110232946B

公开(公告)日：2023-06-16

申请号：CN201910084339.7

申请日：2019-01-29

Applicant: 三星电子株式会社

Inventor： 李贤义 ,  柳慧承 ,  尹元柱

IPC: G11C19/18 ,  G06F9/30

Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：第一凸起，沿第一方向设置；第二凸起，沿第一方向与第一凸起平行地设置；第一寄存器，与第一凸起连接；以及第二寄存器，与第二凸起连接。第一寄存器和第二寄存器顺序地连接并且形成移位寄存器。

公开(公告)号：CN107015094B

公开(公告)日：2019-09-06

申请号：CN201710061506.7

申请日：2017-01-26

Applicant: 三星电子株式会社

Inventor： 尹元柱 ,  姜锡龙 ,  柳慧承 ,  李贤义

IPC: G01R31/02

Abstract: 公开了一种用于检测相邻微凸块之间的短路的方法和器件。所述方法包括：设置与微凸块相连的数据输出电路的上拉驱动器和下拉驱动器的输出以适于测试类型；以及确定是否生成短路。

公开(公告)号：CN109584944A

公开(公告)日：2019-04-05

申请号：CN201710906893.X

申请日：2017-09-29

Applicant: 三星电子株式会社

Inventor： 姜锡龙 ,  尹元柱 ,  柳慧承 ,  李贤义 ,  郑载勋

IPC: G11C29/12 ,  G11C29/56

Abstract: 输入-输出电路包括接收电路和寄存器电路。接收电路通常在正常写入模式中和测试写入模式中根据正常写入协议进行操作。接收电路接收多个输入信号以生成多个锁存信号。寄存器电路在测试写入模式中基于锁存信号生成多个测试结果信号。输入-输出电路可以根据正常写入路径和正常写入协议执行多输入移位寄存器(MISR)功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。

公开(公告)号：CN110233148A

公开(公告)日：2019-09-13

申请号：CN201910056908.7

申请日：2019-01-21

Applicant: 三星电子株式会社

Inventor： 柳慧承 ,  尹元柱 ,  李贤义

IPC: H01L25/065 ,  H01L25/16 ,  H01L23/498

Abstract: 一种存储器封装包括堆叠在封装基板上的多个存储器芯片。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为通过穿过多个存储器芯片的多个通孔来控制多个存储器芯片。中间芯片连接到多个通孔。中间芯片设置在多个存储器芯片与逻辑芯片之间，并且被配置为基于逻辑芯片的数据传输速率来选择多个通孔中的至少子集作为逻辑芯片与多个存储器芯片之间的数据传输路径。