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公开(公告)号：CN107046037B
公开(公告)日：2021-12-07
申请号：CN201710063573.2
申请日：2017-02-03
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568
Abstract: 本公开提供垂直存储器件及其制造方法。一种垂直存储器件包括绝缘夹层图案、栅电极、沟道和电荷存储图案结构。绝缘夹层图案在第一方向上间隔开。栅电极分别在相邻的绝缘夹层图案之间。沟道在第一方向上延伸穿过绝缘夹层图案和栅电极。电荷存储图案结构包括在第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案。电荷俘获图案结构包括在第一方向上间隔开的电荷俘获图案。电荷俘获图案分别邻近第一栅电极的侧壁。第一电荷俘获图案在第一方向上沿第一绝缘夹层图案的侧壁延伸。
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公开(公告)号：CN112382636A
公开(公告)日：2021-02-19
申请号：CN202010747798.1
申请日：2020-07-28
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11573
Abstract: 一种半导体存储器件包括：外围逻辑结构，包括在基板上的外围电路；水平半导体层，沿着外围逻辑结构的顶表面延伸；多个堆叠结构，沿着第一方向布置在水平半导体层上；以及多个电极分隔区域，在所述多个堆叠结构中的每个中以在不同于第一方向的第二方向上延伸，其中所述多个堆叠结构中的每个包括第一电极垫和在第一电极垫上的第二电极垫，第一电极垫在第一方向上突出超过第二电极垫第一宽度，第一电极垫在第二方向上突出超过第二电极垫第二宽度，第二宽度不同于第一宽度。
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公开(公告)号：CN110739315A
公开(公告)日：2020-01-31
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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公开(公告)号：CN110797345B
公开(公告)日：2024-07-23
申请号：CN201910530079.1
申请日：2019-06-19
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，其包括：多个第一栅电极，在衬底的单元区域上堆叠，并在基本垂直于衬底的上表面的垂直方向上彼此间隔开；沟道，延伸穿过所述多个第一栅电极并且在垂直方向上延伸；第一接触插塞结构，与所述多个第一栅电极中的相应的第一栅电极接触，在垂直方向上延伸，并且包括第一金属图案、覆盖第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，在衬底的外围电路区域上沿垂直方向延伸，并且包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第二阻挡图案。
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公开(公告)号：CN110739315B
公开(公告)日：2024-07-02
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H10B41/27 , H10B43/27 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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Patent Agency Ranking
公开(公告)号：CN107527914B
公开(公告)日：2023-07-04
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN115605025A
公开(公告)日：2023-01-13
申请号：CN202210790701.4
申请日：2022-07-05
Applicant: 三星电子株式会社(KR)
IPC: H10B41/35 , H10B41/41 , H10B41/50 , H10B41/27 , H10B43/35 , H10B43/40 , H10B43/50 , H10B43/27 , H01L23/522
Abstract: 一种半导体器件包括：衬底，包括第一区域、第二区域和第三区域；外围电路结构，在衬底上并且包括外围电路和连接到外围电路的多个布线层；公共源极板，在外围电路结构上并且在水平方向上延伸；第一区域和第二区域上的公共源极板上的栅极电极，在与衬底的上表面垂直的第一方向上彼此间隔开，该栅极电极在第二区域上具有阶梯形状；沟道结构，在第一方向上延伸通过第一区域上的栅极电极；第一导电导通孔，穿透第三区域上的公共源极板并且电连接到多个布线层；以及虚设绝缘柱，与第三区域上的第一导电导通孔相邻并且连接到公共源极板的上表面。
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公开(公告)号：CN114078877A
公开(公告)日：2022-02-22
申请号：CN202110906756.2
申请日：2021-08-09
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种半导体装置和包括半导体装置的电子系统。所述半导体装置包括：下结构，包括外围电路；堆叠结构，位于下结构上，从存储器单元阵列区域延伸到阶梯区域，并且包括在第一方向上布置在阶梯区域中的栅极堆叠区域和绝缘体堆叠区域；盖绝缘结构，位于堆叠结构上；以及分离结构，穿过栅极堆叠区域。堆叠结构包括交替且重复地堆叠的层间绝缘层和水平层，水平层包括栅极水平层和绝缘水平层，栅极堆叠区域包括栅极水平层，绝缘体堆叠区域中的每个包括绝缘水平层，在阶梯区域中，堆叠结构包括第一阶梯区域、连接阶梯区域和第二阶梯区域。
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公开(公告)号：CN109427804A
公开(公告)日：2019-03-05
申请号：CN201810951270.9
申请日：2018-08-20
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11551 , H01L27/11573 , H01L27/11578
CPC classification number: H01L21/76264 , H01L21/761 , H01L27/11519 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/2454 , H01L27/2481 , H01L27/11551 , H01L27/11578
Abstract: 公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。
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公开(公告)号：CN107275332A
公开(公告)日：2017-10-20
申请号：CN201710217357.9
申请日：2017-04-05
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578
Abstract: 提供了半导体存储器装置和集成电路装置。所述半导体存储器装置可包括：堆叠结构，包括堆叠在基底上的字线；第一竖直柱和第二竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置；第二串选择线，在平面图中与第二竖直柱叠置并且在第一方向上与所述第一串选择线分隔开。在平面图中，第一竖直柱中的一个第一竖直柱的一侧与第二竖直柱中的一个第二竖直柱的一侧之间的最短距离小于第一串选择线的一侧与第二串选择线的一侧之间的最短距离。
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