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公开(公告)号：CN101931008B
公开(公告)日：2015-04-08
申请号：CN201010225638.7
申请日：2010-07-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/42384 , H01L21/266 , H01L29/66575 , H01L29/7833 , H01L29/78612
Abstract: 本发明公开了一种具有体接触结构的PD SOI器件，该器件的有源区包括：栅区、体区、N型源区、N型漏区、体接触区以及硅化物；所述N型源区和N型漏区相对的分别位于所述体区前部的两侧，所述体接触区位于所述体区后部一侧与所述N型源区并排，所述硅化物位于所述体接触区及所述N型源区之上并同时与它们相接触，所述栅区为倒L型，位于所述体区之上，由所述体区的后部向外引出。该器件的体接触制作在源区与栅极引出的交界处，在有效抑制浮体效应的同时，还具有不会增加芯片面积，消除了传统体接触结构增加芯片面积的缺点，并具有制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN103021927B
公开(公告)日：2015-03-18
申请号：CN201210575312.6
申请日：2012-12-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供一种混合共平面SOI衬底结构及其制备方法，所述混合共平面SOI衬底结构包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层；所述第二区域的材料为锗或III-V族化合物。本发明利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗，III-V族材料或者应变硅混合共平面的SOI衬底结构，能同时提升不同类型MOS（PMOS或NMOS）器件的性能，在光电集成领域也有广泛的应用前景。
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公开(公告)号：CN102339754B
公开(公告)日：2014-08-20
申请号：CN201010234200.5
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/8238
Abstract: 本发明公开了一种SON结构MOSFET的制备方法，通过在体硅衬底上生长缓冲层，然后利用栅区光刻版，采用与栅区光刻工艺所用光刻胶极性相反的光刻胶进行光刻，使有源区上用于形成栅区的位置露出，再进行氢氦离子注入，去除光刻胶后经退火在栅区位置下面的有源区内形成空洞层；最后去除缓冲层，进行标准的CMOS工艺。该方法实现了仅仅在MOS沟道下面具有空洞层的SON结构MOSFET，且并不影响源漏区工艺；使用标准CMOS工艺现有的栅区光刻版进行氢氦注入窗口的定义，不必制备额外的光刻版，并且实现了空洞层和栅区位置的准自对准。
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公开(公告)号：CN103560153A
公开(公告)日：2014-02-05
申请号：CN201310574824.5
申请日：2013-11-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06
CPC classification number: H01L29/7391 , H01L29/423 , H01L29/66356
Abstract: 本发明提供一种隧穿场效应晶体管及其制备方法，所述制备方法至少包括步骤：提供一具有顶层硅、埋氧层和底层硅的SOI衬底，在所述顶层硅两侧进行离子注入分别形成源极和漏极；在所述SOI衬底表面自下而上依次形成本征硅层、栅介质层和栅极层；利用光刻和刻蚀技术刻蚀所述本征硅层、栅介质层和栅极层形成堆叠结构，所述堆叠结构与所述源极部分交叠、与所述漏极在水平方向上具有一预设距离。本发明利用所述堆叠结构与源极的交叠，可以增大隧穿面积，进而增大驱动电流；另外，所述堆叠结构与所述漏极在水平方向上具有一预设距离，通过该预设距离可以抑制隧穿场效应晶体管中的双极性效应，降低亚阈电流。
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公开(公告)号：CN103558254A
公开(公告)日：2014-02-05
申请号：CN201310573864.8
申请日：2013-11-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01N27/00 , G01N27/414 , H01L21/336 , H01L29/10 , H01L29/08 , H01L29/78
Abstract: 本发明提供一种基于垂直结构隧穿场效应晶体管的生物传感器及其制备方法，所述制备方法至少包括以下步骤：步骤一、制备垂直结构的隧穿场效应晶体管作为转换器，所述隧穿场效应晶体管中的沟道悬空，所述沟道与源极、漏极形成垂直结构；步骤二、采用表面修饰剂对所述沟道表面进行表面活化修饰。本发明提供的生物传感器由于作为转换器的隧穿场效应晶体管中的源极、沟道和漏极采用了垂直结构，且沟道为悬空结构，使器件的亚阈斜率更加陡峭，因此，器件对沟道表面电荷的变化感应也更加的灵敏，从而提高生物传感器的工作性能。
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Patent Agency Ranking
公开(公告)号：CN103208413A
公开(公告)日：2013-07-17
申请号：CN201210008202.1
申请日：2012-01-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/02
Abstract: 本发明提供一种可控硅纳米线阵列的制备方法，采用晶向相同的两硅衬底，进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，所以利用应力优先刻蚀，对这种网格分布的螺旋位错线所影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛，最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。
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公开(公告)号：CN102692682B
公开(公告)日：2013-07-17
申请号：CN201210193178.3
申请日：2012-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种光栅耦合器及其制作方法，提供一SOI衬底，刻蚀所述SOI衬底的顶层硅，形成周期为500~800nm的耦合光栅，同时于所述顶层硅中隔出CMOS有源区；于所述耦合光栅上制作覆盖于所述耦合光栅及CMOS有源区的栅氧化层；于所述栅氧化层表面形成导电层，刻蚀所述导电层，形成与所述耦合光栅周期相同的覆层结构，同时形成CMOS的栅极结构；最后形成保护层以完成制备。所述耦合光栅、栅氧化层及覆层结构均与CMOS的制备同时完成，可共享掩膜，降低了制作成本；覆盖于栅氧化层上的导电上覆层提高了耦合效率；优化的结构参数使得光栅耦合器的耦合效率显著提高；新颖的光栅耦合器结构使耦合效率对SOI埋氧层厚度的依赖性大为降低，从而放松了对SOI衬底的规格要求。
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公开(公告)号：CN103165512A
公开(公告)日：2013-06-19
申请号：CN201110418797.3
申请日：2011-12-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/02
Abstract: 本发明提供一种超薄绝缘体上半导体材料及其制备方法，通过生长Ge组分呈梯度渐变的多个Si1-xGex过渡层及Si1-zGez停止层，在Si1-zGez停止层上生长半导体层，然后使所述半导体层与一具有绝缘层的衬底键合，最后通过智能剥离技术进行剥离，经过表面处理后制备出超薄绝缘体上半导体材料。采用本方法制备的超薄绝缘体上半导体材料具有较小的厚度，适用于较小特征尺寸的集成电路，可以提高集成电路的集成度。本发明工艺操作简单，适用于一般工业的半导体工艺。
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公开(公告)号：CN103137565A
公开(公告)日：2013-06-05
申请号：CN201110384236.6
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8249 , H01L29/06
Abstract: 本发明提供一种图形化绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103137546A
公开(公告)日：2013-06-05
申请号：CN201110384180.4
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768 , H01L21/8248
Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/NiSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Ni层，通过退火工艺使Ni层与Si衬底反应生成NiSi2，通过刻蚀工艺控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物NiSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入NiSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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