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公开(公告)号：CN115349162A
公开(公告)日：2022-11-15
申请号：CN202080099071.5
申请日：2020-04-03
Applicant: 三菱电机株式会社
IPC: H01L21/304
Abstract: 本公开涉及导体基板的制造方法，在由金刚石、碳化硅、氮化镓和蓝宝石中的任一种构成的被加工物基板的成为研磨对象的主面形成由过渡金属构成的催化剂金属膜，在氧化剂药液中使形成有催化剂金属膜的被加工物基板与研磨平台相对运动，除去由活性自由基与被加工物基板的主面的表面原子的化学反应而生成的化合物，由此对被加工物基板进行研磨，其中活性自由基由催化剂金属膜与氧化剂药液的反应产生。准备在生长基板的主面上形成有氮化物半导体层的外延基板和支承基板，将外延基板的氮化物半导体层和支承基板经由树脂粘接层贴合，除去生长基板，使氮化物半导体层露出。采用常温接合法将经研磨的被加工物基板在氮化物半导体层上接合，除去支承基板和树脂粘接层。
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公开(公告)号：CN113454758A
公开(公告)日：2021-09-28
申请号：CN201980091663.X
申请日：2019-02-25
Applicant: 三菱电机株式会社
IPC: H01L21/304 , H01L21/02 , H01L21/336 , H01L21/683 , H01L27/12 , H01L29/786
Abstract: 目的在于提供能够抑制半导体元件的不良的技术。半导体装置的制造方法具备：形成层叠体的工序，该层叠体在半导体基板的第1主面上依次配设有粘接保护层、粘接层、剥离层、支撑基板；去除形成有多个电路元件的部分以外的半导体基板的工序；将形成有电路元件的部分接合到转印基板的工序；去除剥离层、支撑基板及粘接层的工序；通过化学处理去除粘接保护层的工序；以及分割多个电路元件的工序。
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公开(公告)号：CN104584237B
公开(公告)日：2017-03-08
申请号：CN201380043653.1
申请日：2013-08-27
Applicant: 三菱电机株式会社
IPC: H01L31/0747
CPC classification number: H01L31/022475 , H01L31/03762 , H01L31/0747 , H01L31/077 , H01L31/1804 , H01L31/1884 , Y02E10/50
Abstract: 在n型硅基板1的第1主面(1A)、侧面(1C)以及第2主面(1B)的周缘部处具备第1非晶硅i层和侧面(1C)上具有第1ITO层(6)，在第2主面(1B)上具备第2非晶硅i层(3)和非晶硅n层(5)，在其上残留周缘部而具有面积比n型硅基板(1)小的第2ITO层(7)。而且，在第2主面(1B)上的周缘部处，具有将第1非晶硅i层(2)、非晶硅p层(4)、第2非晶硅i层(3)、非晶硅n层(5)按该顺序层叠的构造。因而，不需要追加的工艺而能够分离第1ITO层(6)和第2ITO层(7)，能够防止泄漏电流。而且，在端部处也确保各个膜的顺序，正常地维持电荷的流动，由此能够发挥集电效果并发挥电池功能，使有效面积最大。(2)和非晶硅p层(4)。另一方面，在第1主面(1A)
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公开(公告)号：CN103875082A
公开(公告)日：2014-06-18
申请号：CN201180074119.8
申请日：2011-10-11
Applicant: 三菱电机株式会社
IPC: H01L31/18 , H01L31/20 , H01L31/0224 , H01L31/0352 , H01L31/068 , H01L31/0747
CPC classification number: H01L31/022441 , H01L31/03529 , H01L31/0682 , H01L31/0747 , Y02E10/547
Abstract: 包含：第1工序，在第1导电型或第2导电型的晶体系半导体基板的一面侧形成凹部而形成凹凸构造；第2工序，在包含所述凹凸构造的凹部内部的所述晶体系半导体基板的一面侧形成第1导电型的半导体膜；第3工序，在形成有所述第1导电型的半导体膜的所述凹部内部涂敷蚀刻膏，蚀刻除去所述凹部内部的第1导电型的半导体膜而使所述凹部的表面露出，并且在所述凹凸构造的凸部上残留所述第1导电型的半导体膜，在所述凸部上形成所述第1导电型的半导体膜和所述晶体系半导体基板的第1半导体结区域；第4工序，除去所述蚀刻膏；以及第5工序，在所述露出的所述凹部内部形成第2导电型的半导体膜，在所述凹部内部形成所述第2导电型的半导体膜和所述晶体系半导体基板的第2半导体结区域。
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公开(公告)号：CN116868351A
公开(公告)日：2023-10-10
申请号：CN202180093557.2
申请日：2021-02-17
Applicant: 三菱电机株式会社
IPC: H01L29/812
Abstract: 本公开的目的在于，在作为基板具有金刚石的氮化物半导体装置中低成本地得到期望的高频特性。在本公开所涉及的氮化物半导体装置(101)中，设置从金刚石层(11)的第1主面(S1)贯通金刚石层(11)、中间层(12)以及氮化物半导体层(13)而到达电极(14)的通路孔(16)。通路孔(16)是具有与金刚石层(11)的第1主面(S1)相接的大口径通路孔(16b)和面对电极(14)且比大口径通路孔(16b)小径并且锥形形状的小口径通路孔(16a)的多级构造。
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Patent Agency Ranking
公开(公告)号：CN115668456A
公开(公告)日：2023-01-31
申请号：CN202080101066.3
申请日：2020-05-25
Applicant: 三菱电机株式会社
IPC: H01L21/301
Abstract: 抑制在切割通路中的半导体膜中产生龟裂。半导体装置具备：第1切割通路，通过多个保护膜的各个保护膜被形成的多个元件区域之间，并且沿着第1轴延伸；第2切割通路，通过多个元件区域之间，并且沿着第2轴延伸；以及阻挡岛，位于第1切割通路和第2切割通路的交叉部中的半导体膜的上表面，并且不与多个元件区域接触。满足X_si>X_ds并且Y_si
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公开(公告)号：CN114365262A
公开(公告)日：2022-04-15
申请号：CN201980097561.9
申请日：2019-06-21
Applicant: 三菱电机株式会社
Abstract: 容易将复合基板中的各个基板移除，在无意的工序中抑制复合基板剥离。复合基板的制造方法，其中，在第一基板的第一表面形成第一接合材料，在第一表面，形成位于第一基板的俯视的外缘部的内侧的至少一个凹部，就第一接合材料而言，沿着凹部的内壁而形成，在被凹部的内壁包围的空间中没有填充，在第二基板的第二表面，形成第二接合材料，在不包括凹部的区域将第一接合材料与第二接合材料接合。
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公开(公告)号：CN111433874B
公开(公告)日：2022-04-12
申请号：CN201880078599.7
申请日：2018-12-03
Applicant: 三菱电机株式会社
Abstract: 本发明涉及消弧用绝缘材料成型体及断路器。所述消弧用绝缘材料成型体为包含每单位体积所含的氧原子量为1.75×10‑2[mol/cm3]以上的热固化性树脂固化体的消弧用绝缘材料成型体。热固化性树脂固化体优选为包含以下的环氧树脂组合物的固化体：每1分子所含的氧原子数的比例为全部构成原子数的9.0％以上的环氧树脂和每1分子所含的氧原子数的比例为全部构成原子数的12.5％以上的酸酐。
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公开(公告)号：CN103875082B
公开(公告)日：2016-04-20
申请号：CN201180074119.8
申请日：2011-10-11
Applicant: 三菱电机株式会社
IPC: H01L31/0224 , H01L31/0352 , H01L31/068 , H01L31/0747
CPC classification number: H01L31/022441 , H01L31/03529 , H01L31/0682 , H01L31/0747 , Y02E10/547
Abstract: 包含：第1工序，在第1导电型或第2导电型的晶体系半导体基板的一面侧形成凹部而形成凹凸构造；第2工序，在包含所述凹凸构造的凹部内部的所述晶体系半导体基板的一面侧形成第1导电型的半导体膜；第3工序，在形成有所述第1导电型的半导体膜的所述凹部内部涂敷蚀刻膏，蚀刻除去所述凹部内部的第1导电型的半导体膜而使所述凹部的表面露出，并且在所述凹凸构造的凸部上残留所述第1导电型的半导体膜，在所述凸部上形成所述第1导电型的半导体膜和所述晶体系半导体基板的第1半导体结区域；第4工序，除去所述蚀刻膏；以及第5工序，在所述露出的所述凹部内部形成第2导电型的半导体膜，在所述凹部内部形成所述第2导电型的半导体膜和所述晶体系半导体基板的第2半导体结区域。
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公开(公告)号：CN104584237A
公开(公告)日：2015-04-29
申请号：CN201380043653.1
申请日：2013-08-27
Applicant: 三菱电机株式会社
IPC: H01L31/0747
CPC classification number: H01L31/022475 , H01L31/03762 , H01L31/0747 , H01L31/077 , H01L31/1804 , H01L31/1884 , Y02E10/50 , H01L31/076
Abstract: 在n型硅基板1的第1主面(1A)、侧面(1C)以及第2主面(1B)的周缘部处具备第1非晶硅i层(2)和非晶硅p层(4)。另一方面，在第1主面(1A)和侧面(1C)上具有第1ITO层(6)，在第2主面(1B)上具备第2非晶硅i层(3)和非晶硅n层(5)，在其上残留周缘部而具有面积比n型硅基板(1)小的第2ITO层(7)。而且，在第2主面(1B)上的周缘部处，具有将第1非晶硅i层(2)、非晶硅p层(4)、第2非晶硅i层(3)、非晶硅n层(5)按该顺序层叠的构造。因而，不需要追加的工艺而能够分离第1ITO层(6)和第2ITO层(7)，能够防止泄漏电流。而且，在端部处也确保各个膜的顺序，正常地维持电荷的流动，由此能够发挥集电效果并发挥电池功能，使有效面积最大。
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