-
公开(公告)号：CN111799321A
公开(公告)日：2020-10-20
申请号：CN202010242854.6
申请日：2020-03-31
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于针对碳化硅外延晶片，降低从器件工作层的中途产生的胡萝卜缺陷和三角缺陷。碳化硅外延晶片(20)具有碳化硅基板(1)、在碳化硅基板(1)之上形成的碳化硅外延层(12、13)。碳化硅外延层(12、13)具有三角缺陷(30)。碳化硅外延层(12、13)在三角缺陷(30)的表面形态上的三角缺陷(30)的内侧具有台阶(31)。
-
公开(公告)号：CN110047768B
公开(公告)日：2022-10-28
申请号：CN201910022672.5
申请日：2019-01-10
Applicant: 三菱电机株式会社
IPC: H01L21/66 , H01L23/544
Abstract: 目的在于提供一种能够决定恰当的测试条件的技术。测试条件决定装置(1)具备图谱创建部(11)、耐压推定部(12)、测试条件决定部(13)。图谱创建部(11)基于外延生长层的厚度的测定值、外延生长层的载流子浓度的测定值、以及外延生长层及衬底的结晶缺陷的测定结果，对与芯片(22)相关的晶圆图(25)进行创建。耐压推定部(12)基于晶圆图(25)对芯片(22)的耐压进行推定。测试条件决定部(13)基于耐压推定部(12)的推定结果决定应运用于芯片(22)的测试条件。
-
公开(公告)号：CN103875082B
公开(公告)日：2016-04-20
申请号：CN201180074119.8
申请日：2011-10-11
Applicant: 三菱电机株式会社
IPC: H01L31/0224 , H01L31/0352 , H01L31/068 , H01L31/0747
CPC classification number: H01L31/022441 , H01L31/03529 , H01L31/0682 , H01L31/0747 , Y02E10/547
Abstract: 包含：第1工序，在第1导电型或第2导电型的晶体系半导体基板的一面侧形成凹部而形成凹凸构造；第2工序，在包含所述凹凸构造的凹部内部的所述晶体系半导体基板的一面侧形成第1导电型的半导体膜；第3工序，在形成有所述第1导电型的半导体膜的所述凹部内部涂敷蚀刻膏，蚀刻除去所述凹部内部的第1导电型的半导体膜而使所述凹部的表面露出，并且在所述凹凸构造的凸部上残留所述第1导电型的半导体膜，在所述凸部上形成所述第1导电型的半导体膜和所述晶体系半导体基板的第1半导体结区域；第4工序，除去所述蚀刻膏；以及第5工序，在所述露出的所述凹部内部形成第2导电型的半导体膜，在所述凹部内部形成所述第2导电型的半导体膜和所述晶体系半导体基板的第2半导体结区域。
-
公开(公告)号：CN113964016B
公开(公告)日：2024-12-20
申请号：CN202110805979.X
申请日：2021-07-16
Applicant: 三菱电机株式会社
Abstract: 提供适于抑制三角缺陷的产生的碳化硅外延晶片的制造方法。碳化硅外延晶片的制造方法具有：蚀刻工序，使用包含H2的蚀刻气体而在第一温度下对碳化硅基板的表面进行蚀刻；平坦化处理工序，使用包含H2气、第一Si供给气体和第一C供给气体的气体在第二温度下使在蚀刻工序中被蚀刻的表面平坦化；以及外延层生长工序，在通过平坦化处理工序而被平坦化的表面之上，使用包含第二Si供给气体和第二C供给气体的气体在第三温度下进行外延生长，第一温度T1、第二温度T2、第三温度T3满足T1>T2>T3。
-
公开(公告)号：CN109996908B
公开(公告)日：2021-06-11
申请号：CN201680091075.2
申请日：2016-11-28
Applicant: 三菱电机株式会社
IPC: C30B29/36 , H01L21/20 , H01L21/205 , H01L21/336 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 半导体晶片具备：碳化硅衬底，其在厚度方向具有均匀的第一载流子浓度；载流子浓度过渡层，其设置于所述碳化硅衬底之上；以及外延层，其设置于所述载流子浓度过渡层之上，在厚度方向具有均匀的第二载流子浓度，所述第二载流子浓度比所述第一载流子浓度低。所述载流子浓度过渡层的载流子浓度在厚度方向具有浓度梯度。所述浓度梯度为如下梯度，即，从所述载流子浓度过渡层的正下方的层与所述载流子浓度过渡层的界面起，膜厚度越增加，载流子浓度越降低，并且所述载流子浓度过渡层的所述膜厚度越增加，载流子浓度越以小的降低率降低。所述载流子浓度过渡层的所述载流子浓度具有落在由第一浓度梯度条件及第二浓度梯度条件夹着的预先确定的浓度范围内的所述浓度梯度。
-
Patent Agency Ranking
公开(公告)号：CN111640649A
公开(公告)日：2020-09-08
申请号：CN202010116209.X
申请日：2020-02-25
Applicant: 三菱电机株式会社
Abstract: 本发明涉及SiC外延晶片、半导体装置、电力转换装置。本发明的目的在于提供器件的成品率充分高的SiC外延晶片。SiC外延晶片(11)具有SiC衬底(1)、以及形成于SiC衬底(1)之上的SiC外延层(2)，SiC外延层(2)具有：高载流子浓度层(2B1)；以及两层低载流子浓度层(2A)，它们与高载流子浓度层(2B1)相比载流子浓度低，与高载流子浓度层(2B1)的上表面和底面接触而夹着高载流子浓度层(2B1)，高载流子浓度层(2B1)的载流子浓度与两层低载流子浓度层(2A)的载流子浓度之差大于或等于5×1014/cm3而小于或等于2×1016/cm3。
-
公开(公告)号：CN109996908A
公开(公告)日：2019-07-09
申请号：CN201680091075.2
申请日：2016-11-28
Applicant: 三菱电机株式会社
IPC: C30B29/36 , H01L21/20 , H01L21/205 , H01L21/336 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 半导体晶片具备：碳化硅衬底，其在厚度方向具有均匀的第一载流子浓度；载流子浓度过渡层，其设置于所述碳化硅衬底之上；以及外延层，其设置于所述载流子浓度过渡层之上，在厚度方向具有均匀的第二载流子浓度，所述第二载流子浓度比所述第一载流子浓度低。所述载流子浓度过渡层的载流子浓度在厚度方向具有浓度梯度。所述浓度梯度为如下梯度，即，从所述载流子浓度过渡层的正下方的层与所述载流子浓度过渡层的界面起，膜厚度越增加，载流子浓度越降低，并且所述载流子浓度过渡层的所述膜厚度越增加，载流子浓度越以小的降低率降低。所述载流子浓度过渡层的所述载流子浓度具有落在由第一浓度梯度条件及第二浓度梯度条件夹着的预先确定的浓度范围内的所述浓度梯度。
-
公开(公告)号：CN111640649B
公开(公告)日：2023-04-07
申请号：CN202010116209.X
申请日：2020-02-25
Applicant: 三菱电机株式会社
Abstract: 本发明涉及SiC外延晶片、半导体装置、电力转换装置。本发明的目的在于提供器件的成品率充分高的SiC外延晶片。SiC外延晶片(11)具有SiC衬底(1)、以及形成于SiC衬底(1)之上的SiC外延层(2)，SiC外延层(2)具有：高载流子浓度层(2B1)；以及两层低载流子浓度层(2A)，它们与高载流子浓度层(2B1)相比载流子浓度低，与高载流子浓度层(2B1)的上表面和底面接触而夹着高载流子浓度层(2B1)，高载流子浓度层(2B1)的载流子浓度与两层低载流子浓度层(2A)的载流子浓度之差大于或等于5×1014/cm3而小于或等于2×1016/cm3。
-
公开(公告)号：CN110047768A
公开(公告)日：2019-07-23
申请号：CN201910022672.5
申请日：2019-01-10
Applicant: 三菱电机株式会社
IPC: H01L21/66 , H01L23/544
Abstract: 目的在于提供一种能够决定恰当的测试条件的技术。测试条件决定装置(1)具备图谱创建部(11)、耐压推定部(12)、测试条件决定部(13)。图谱创建部(11)基于外延生长层的厚度的测定值、外延生长层的载流子浓度的测定值、以及外延生长层及衬底的结晶缺陷的测定结果，对与芯片(22)相关的晶圆图(25)进行创建。耐压推定部(12)基于晶圆图(25)对芯片(22)的耐压进行推定。测试条件决定部(13)基于耐压推定部(12)的推定结果决定应运用于芯片(22)的测试条件。
-
公开(公告)号：CN103875082A
公开(公告)日：2014-06-18
申请号：CN201180074119.8
申请日：2011-10-11
Applicant: 三菱电机株式会社
IPC: H01L31/18 , H01L31/20 , H01L31/0224 , H01L31/0352 , H01L31/068 , H01L31/0747
CPC classification number: H01L31/022441 , H01L31/03529 , H01L31/0682 , H01L31/0747 , Y02E10/547
Abstract: 包含：第1工序，在第1导电型或第2导电型的晶体系半导体基板的一面侧形成凹部而形成凹凸构造；第2工序，在包含所述凹凸构造的凹部内部的所述晶体系半导体基板的一面侧形成第1导电型的半导体膜；第3工序，在形成有所述第1导电型的半导体膜的所述凹部内部涂敷蚀刻膏，蚀刻除去所述凹部内部的第1导电型的半导体膜而使所述凹部的表面露出，并且在所述凹凸构造的凸部上残留所述第1导电型的半导体膜，在所述凸部上形成所述第1导电型的半导体膜和所述晶体系半导体基板的第1半导体结区域；第4工序，除去所述蚀刻膏；以及第5工序，在所述露出的所述凹部内部形成第2导电型的半导体膜，在所述凹部内部形成所述第2导电型的半导体膜和所述晶体系半导体基板的第2半导体结区域。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.02 seconds)
