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公开(公告)号：CN119403131A
公开(公告)日：2025-02-07
申请号：CN202411386073.9
申请日：2024-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 一种存储器器件包括位于半导体衬底上的存取晶体管的二维阵列；嵌入介电材料层中并电连接到存取晶体管的电节点的金属互连结构；以及嵌入介电材料层中的电阻存储器结构的二维阵列。金属互连结构包括位于第一金属线层级并沿第一水平方向横向延伸的两个第一源极线；位于第二金属线层级并沿第一水平方向横向延伸的第二源极线；以及垂直连接结构，其包括多个互连通孔结构和至少一个线层级金属结构，并在两个第一源极线和第二源极线之间提供垂直电连接。本申请的实施例还公开了形成存储器器件的方法。
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公开(公告)号：CN112310084B
公开(公告)日：2024-09-06
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
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公开(公告)号：CN118574422A
公开(公告)日：2024-08-30
申请号：CN202410497512.7
申请日：2024-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 一些实施例是有关于一种形成集成电路芯片的方法，包括：在衬底上方形成第一导线层级；在第一导线层级上方沉积刻蚀停止层；对刻蚀停止层进行刻蚀，以在第一导线层级上方形成开口；在刻蚀停止层上方沉积阻障层，其中阻障层延伸进入开口；在阻障层上方与开口中沉积第一导体层；平坦化第一导体层，以使第一导体层的顶面被平坦化，其中平坦化停止于暴露出阻障层之前；在第一导体层上方沉积资料储存层与第二导体层；以及图案化阻障层、第一导体层、资料储存层与第二导体层，以在开口处形成内存胞元。
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公开(公告)号：CN112310084A
公开(公告)日：2021-02-02
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11504 , H01L27/11507
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
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公开(公告)号：CN110429086A
公开(公告)日：2019-11-08
申请号：CN201810998573.6
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11592 , H01L27/115
Abstract: 本申请的各个实施例针对集成电路及其形成方法。在一些实施例中，形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构。在半导体存储区域上形成存储单元结构，并且形成覆盖存储单元结构和逻辑半导体区域的存储器覆盖层。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域去除存储器覆盖层，并且限定隔离结构上的倾斜的面向逻辑器件的侧壁。在逻辑半导体区域上形成逻辑器件结构。此外，对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。
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Patent Agency Ranking
公开(公告)号：CN106935591A
公开(公告)日：2017-07-07
申请号：CN201611155078.6
申请日：2016-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563 , H01L27/11568
CPC classification number: H01L27/11582 , H01L21/28282 , H01L27/1157 , H01L29/42344 , H01L29/6656 , H01L29/66833 , H01L29/792 , H01L27/11563 , H01L27/11568
Abstract: 本发明涉及一种包括高k金属栅极(HKMG)非易失性存储器(NVM)器件的集成电路(IC)并且提供了小尺寸和高性能的IC及其形成方法。在一些实施例中，集成电路包括具有在衬底上方横向隔开的选择晶体管和控制晶体管的存储区。选择栅电极和控制栅电极分别设置在高k栅极介电层和存储栅极氧化物上方。逻辑区与存储区相邻设置并且具有包括设置在高k栅极介电层和逻辑栅极氧化物上方的金属栅电极的逻辑器件。选择栅电极和控制栅电极可以是多晶硅电极。本发明实施例涉及嵌入式HKMG非易失性存储器。
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公开(公告)号：CN106935590A
公开(公告)日：2017-07-07
申请号：CN201611153632.7
申请日：2016-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11563 , H01L27/11568
CPC classification number: H01L27/1157 , H01L21/28282 , H01L27/11573 , H01L29/4234 , H01L29/4916 , H01L29/51 , H01L27/11563 , H01L27/11568
Abstract: 本发明涉及一种集成电路(IC)及其形成方法，集成电路(IC)包括高k金属栅极(HKMG)非易失性存储(NVM)器件并且提供了小尺寸和高性能。在一些实施例中，集成电路包括逻辑区和与逻辑区相邻设置的嵌入式存储区，逻辑区具有设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅电极的逻辑器件。嵌入式存储区具有包括设置在高k栅极介电层上方的第二金属栅电极的非易失性存储(NVM)器件。通过在逻辑区和存储区中具有的HKMG结构，在新兴技术节点上提高了IC性能并且使进一步缩放成为可能。本发明实施例涉及嵌入式HKMG非易失性存储器。
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公开(公告)号：CN111863820B
公开(公告)日：2024-12-13
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
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公开(公告)号：CN117098400A
公开(公告)日：2023-11-21
申请号：CN202310813434.2
申请日：2023-07-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各种实施例针对包括阻挡层的存储器单元，该阻挡层被配置为阻挡金属从存储器单元的电极向存储器单元的铁电层的扩散。更具体地，阻挡层和铁电层位于存储器单元的顶部电极和存储器单元的底部电极之间，两者都包括金属。此外，阻挡层位于铁电层和电极之间，该电极对应于顶部电极和底部电极中的一个。在一些实施例中，顶部电极和底部电极中的一个的金属在顶部电极和底部电极的金属中具有最低电负性，因此是最具反应性的，并且可能在顶部电极的金属和底部电极的金属之间扩散。本申请的实施例还涉及集成电路芯片及其形成方法。
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