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公开(公告)号：CN120018536A
公开(公告)日：2025-05-16
申请号：CN202510153540.1
申请日：2025-02-12
Applicant: 北京大学
IPC: H10D30/01 , H01L21/477 , H10D30/67
Abstract: 本发明公开一种高稳定性氧化物半导体场效应晶体管的制备方法，属于信息材料与器件技术领域。本发明通过对在阻挡层材料覆盖下的氧化物半导体晶体管器件进行高温退火，利用阻挡层材料对于氢和氧扩散系数的差异，使沟道中的氢得以有效释放的同时维持氧的比例，从而控制氧空位的浓度，提升氧化物半导体晶体管的稳定性。相较于其他传统工艺制备的氧化物半导体场效应晶体管，本发明制备的氧化物半导体场效应晶体管具有更好的电学稳定性和高温稳定性，同时阈值电压和开态电流得到保持。
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公开(公告)号：CN119663232A
公开(公告)日：2025-03-21
申请号：CN202311836510.8
申请日：2023-12-28
Applicant: 北京大学
Abstract: 本发明公开了一种无需退火的铁电薄膜材料及其器件应用。本发明提出使用原子层沉积的镧掺杂的铪锆氧(La:HZO)铁电材料，通过调节沉积温度、氧源脉冲时间来调控材料的结晶温度和铁电特性；调控镧掺杂比例控制栅介质的铁电特性与漏电特性，实现了无需退火、高剩余极化强度、高耐用性的铁电材料，满足后道工艺所需的工艺温度，能和现代集成电路后道工艺完美兼容。基于此材料可实现高性能的FeFET及其存储电路，也可以实现高性能的FeRAM及其存储电路。相较于需退火实现铁电的其他HfO2材料，该材料拥有更低的结晶温度，同热预算下更大的剩余极化强度以及更小的漏电。
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公开(公告)号：CN117913141A
公开(公告)日：2024-04-19
申请号：CN202311832035.7
申请日：2023-12-28
Applicant: 北京大学
Abstract: 本发明公开了一种二维半导体垂直型沟道场效应晶体管及制备方法。该场效应晶体管的源栅漏通过微纳加工工艺预先垂直堆叠在基底上，沟道采用二维半导体材料，通过化学气相沉积方法沿着源漏电极垂直外延在叠层侧壁上，形成垂直沟道结构。器件的沟道长度为源漏电极之间的垂直间距，栅长为栅电极的厚度。相较于传统平面半导体器件，该垂直型沟道场效应晶体管的设计可不受CPP设计规则约束，大幅减少器件面积，均匀控制沟道长度，在提高集成密度上具有巨大的潜力。
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公开(公告)号：CN117727635A
公开(公告)日：2024-03-19
申请号：CN202311745708.5
申请日：2023-12-18
Applicant: 北京大学
IPC: H01L21/34 , H01L21/44 , H01L21/02 , H01L27/092 , H01L29/786 , H01L29/417
Abstract: 本发明公开了一种基于电极边缘生长二维材料的晶体管制备及极性调控方法，通过调整电极材料功函数和二维材料导电类型形成边缘接触的二维晶体管并调控其极性。以不同功函数的电极材料作为二维材料生长的起始点，引导二维材料在晶圆上精确位置的选择性生长，实现晶圆范围尺度的、高迁移率二维晶体管的阵列制备；电极边缘与二维材料的接触区域即为源漏接触区域，通过不同功函数的电极材料诱导，实现不同输运极性的晶体管的制备。本发明解决了高取向二维材料薄膜制备困难、薄膜尺寸受限制、晶体管极性调控困难等问题，实现了半导体二维材料与电极的高质量接触，获得具有空间均匀性和电学性能均匀性的P型和N型晶体管。
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公开(公告)号：CN119730335A
公开(公告)日：2025-03-28
申请号：CN202311767606.3
申请日：2023-12-21
Applicant: 北京大学
IPC: H10D30/67 , H10D64/68 , H10D30/01 , H01L21/443
Abstract: 本发明公开了一种超陡亚阈斜率晶体管及其制备方法，属于集成电路技术领域。使用超晶格堆叠高κ栅介质实现超陡亚阈斜率晶体管，所述超晶格堆叠高κ栅介质包括多个堆叠在一起的HfO2/ZrO2/HfO2层叠单元，相邻两个层叠单元之间为插入层。采用原子层沉积方法生长所述超晶格堆叠高κ栅介质并进行退火处理，通过调节插入层的种类，和/或，通过调节生长时的氧源及其脉冲时间，来调节栅介质界面、漏电特性、铁电正交相与反铁电四方相的比例，实现高开关比的超陡亚阈斜率晶体管。相较于传统晶体管，本发明的晶体管拥有更高的开态电流，更低的亚阈摆幅以及更小的漏电。
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Patent Agency Ranking
公开(公告)号：CN119513035A
公开(公告)日：2025-02-25
申请号：CN202411492093.4
申请日：2024-10-24
IPC: G06F15/78 , H03K19/21 , G11C11/408 , G11C11/4094
Abstract: 本发明属于集成电路技术领域，公开了一种基于DRAM的存内逻辑运算电路及系统。存内逻辑运算电路包括两个DRAM单元和用于产生逻辑运算结果的灵敏放大器。所述存内逻辑运算电路将一组逻辑输入信号定义为DRAM单元的存储内容，另一组逻辑输入信号定义为电路的读出控制信号，灵敏放大器的双相输出信号定义为逻辑运算的正、反相输出结果。在此基础上，本发明所提供的存内逻辑运算系统包含至少一个上述存内逻辑运算电路，写字线、写位线、读字线译码及驱动电路，逻辑配置电路，控制电路。本发明在保持存内逻辑运算电路存储功能不被破坏的同时，提供了存内逻辑运算电路方案，提升了存内逻辑运算与存储器阵列的兼容性。
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公开(公告)号：CN119029048A
公开(公告)日：2024-11-26
申请号：CN202411138961.9
申请日：2024-08-19
Applicant: 北京大学
IPC: H01L29/786 , H01L29/06 , H01L21/34
Abstract: 本发明公开了一种非栅控区掺杂的氧化物半导体功率器件及其制备方法。所述功率器件根据栅电极层所在位置不同，分为底栅结构器件和顶栅结构器件。本发明通过在非栅控区域掺杂，降低该区域的串联电阻，从而优化氧化物半导体功率器件的导通电阻，同时保持良好的击穿特性，在后道兼容的功率器件领域展现出巨大应用潜力。
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公开(公告)号：CN119008704A
公开(公告)日：2024-11-22
申请号：CN202411103979.5
申请日：2024-08-13
Applicant: 北京大学
IPC: H01L29/786 , H01L29/24 , H01L21/34
Abstract: 本发明公开了一种镧掺杂的氧化物半导体晶体管的制备方法，属于氧化物半导体技术领域。本发明氧化物半导体场效应晶体管的沟道层为镧元素掺杂的氧化铟薄膜，该沟道层采用原子层沉积(ALD)方法，原子层沉积温度控制在100℃～400℃范围内，每进行n次In原子层沉积循环插入1次La原子层沉积，重复x次得到镧掺杂的氧化铟薄膜。采用本发明制备氧化物半导体场效应晶体管，可以提高晶体管阈值电压和器件的稳定性，进一步可以用于高性能动态存储器、显示薄膜晶体管、柔性电路和后道兼容逻辑电路等领域。
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公开(公告)号：CN119008531A
公开(公告)日：2024-11-22
申请号：CN202411121502.X
申请日：2024-08-15
Applicant: 北京大学
IPC: H01L21/8238 , H01L27/092 , B82Y30/00 , B82Y40/00 , B82Y10/00 , H01L21/311 , H01L21/3213 , H01L29/06
Abstract: 本发明公开了一种环栅堆叠纳米片场效应晶体管的制备方法，属于半导体器件领域。本发明制备方法包括：绝缘衬底清洗；牺牲层沉积；氧化物半导体沟道材料沉积；重复沉积牺牲层及沟道材料；沟道隔离区定义及刻蚀：源漏接触电极定义及沉积；高选择比刻蚀牺牲层，形成带有悬空空间的多层纳米片结构；栅极氧化层沉定义及沉积；栅极金属电极定义及沉积，最后刻蚀堆叠栅极，形成环栅堆叠纳米片场效应晶体管。本发明通过高刻蚀选择比刻蚀工艺去除牺牲层以实现悬空空间，通过垂直堆叠结构提高了器件性能和器件密度，为环栅堆叠纳米片场效应晶体管的工业化应用提供了可行的技术路径。
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公开(公告)号：CN119031708A
公开(公告)日：2024-11-26
申请号：CN202411138959.1
申请日：2024-08-19
Applicant: 北京大学
IPC: H10B12/00 , H01L29/786 , H01L29/45 , H01L29/47
Abstract: 本发明公开了一种基于非对称源漏接触氧化物半导体晶体管的DRAM单元，属于氧化物半导体技术领域。本发明DRAM单元的写入晶体管采用非对称源漏接触氧化物半导体晶体管，所述写入晶体管的源端与沟道层采用欧姆接触，保证开态时良好的电子注入，所述写入晶体管的漏端与沟道层采用肖特基接触，降低保持状态下DRAM单元器件的泄漏电流，使得器件兼顾超快写入速度和超长保持时间，本发明有利于DRAM性能提升。
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