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公开(公告)号：CN114242785A
公开(公告)日：2022-03-25
申请号：CN202111561524.4
申请日：2021-12-20
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: H01L29/49 , H01L29/40 , H01L29/786 , H01L21/336
Abstract: 本发明公开了一种基于氧化铟锡的全透明薄膜晶体管及其制备方法。所述晶体管包括衬底、缓冲层、栅电极、栅介质层、沟道层和源漏电极，其中，所述栅电极和源漏电极的材料为金属性ITO，所述沟道层的材料为半导体性ITO。ITO的半导体性和金属性可通过调节磁控溅射生长厚度与氧分压来实现。这种基于ITO电极的场效应晶体管器件能实现更好的透光性。此外，相较于传统其他氧化物半导体器件，该设计可大幅减少金属材料的使用，进一步降低制备难度和成本；通过使用高迁移率半导体沟道ITO，相较于其他传统氧化物半导体，器件能提供更优异的驱动能力。
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公开(公告)号：CN119730335A
公开(公告)日：2025-03-28
申请号：CN202311767606.3
申请日：2023-12-21
Applicant: 北京大学
IPC: H10D30/67 , H10D64/68 , H10D30/01 , H01L21/443
Abstract: 本发明公开了一种超陡亚阈斜率晶体管及其制备方法，属于集成电路技术领域。使用超晶格堆叠高κ栅介质实现超陡亚阈斜率晶体管，所述超晶格堆叠高κ栅介质包括多个堆叠在一起的HfO2/ZrO2/HfO2层叠单元，相邻两个层叠单元之间为插入层。采用原子层沉积方法生长所述超晶格堆叠高κ栅介质并进行退火处理，通过调节插入层的种类，和/或，通过调节生长时的氧源及其脉冲时间，来调节栅介质界面、漏电特性、铁电正交相与反铁电四方相的比例，实现高开关比的超陡亚阈斜率晶体管。相较于传统晶体管，本发明的晶体管拥有更高的开态电流，更低的亚阈摆幅以及更小的漏电。
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公开(公告)号：CN119513035A
公开(公告)日：2025-02-25
申请号：CN202411492093.4
申请日：2024-10-24
IPC: G06F15/78 , H03K19/21 , G11C11/408 , G11C11/4094
Abstract: 本发明属于集成电路技术领域，公开了一种基于DRAM的存内逻辑运算电路及系统。存内逻辑运算电路包括两个DRAM单元和用于产生逻辑运算结果的灵敏放大器。所述存内逻辑运算电路将一组逻辑输入信号定义为DRAM单元的存储内容，另一组逻辑输入信号定义为电路的读出控制信号，灵敏放大器的双相输出信号定义为逻辑运算的正、反相输出结果。在此基础上，本发明所提供的存内逻辑运算系统包含至少一个上述存内逻辑运算电路，写字线、写位线、读字线译码及驱动电路，逻辑配置电路，控制电路。本发明在保持存内逻辑运算电路存储功能不被破坏的同时，提供了存内逻辑运算电路方案，提升了存内逻辑运算与存储器阵列的兼容性。
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公开(公告)号：CN119029048A
公开(公告)日：2024-11-26
申请号：CN202411138961.9
申请日：2024-08-19
Applicant: 北京大学
IPC: H01L29/786 , H01L29/06 , H01L21/34
Abstract: 本发明公开了一种非栅控区掺杂的氧化物半导体功率器件及其制备方法。所述功率器件根据栅电极层所在位置不同，分为底栅结构器件和顶栅结构器件。本发明通过在非栅控区域掺杂，降低该区域的串联电阻，从而优化氧化物半导体功率器件的导通电阻，同时保持良好的击穿特性，在后道兼容的功率器件领域展现出巨大应用潜力。
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公开(公告)号：CN119008704A
公开(公告)日：2024-11-22
申请号：CN202411103979.5
申请日：2024-08-13
Applicant: 北京大学
IPC: H01L29/786 , H01L29/24 , H01L21/34
Abstract: 本发明公开了一种镧掺杂的氧化物半导体晶体管的制备方法，属于氧化物半导体技术领域。本发明氧化物半导体场效应晶体管的沟道层为镧元素掺杂的氧化铟薄膜，该沟道层采用原子层沉积(ALD)方法，原子层沉积温度控制在100℃～400℃范围内，每进行n次In原子层沉积循环插入1次La原子层沉积，重复x次得到镧掺杂的氧化铟薄膜。采用本发明制备氧化物半导体场效应晶体管，可以提高晶体管阈值电压和器件的稳定性，进一步可以用于高性能动态存储器、显示薄膜晶体管、柔性电路和后道兼容逻辑电路等领域。
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Patent Agency Ranking
公开(公告)号：CN119008531A
公开(公告)日：2024-11-22
申请号：CN202411121502.X
申请日：2024-08-15
Applicant: 北京大学
IPC: H01L21/8238 , H01L27/092 , B82Y30/00 , B82Y40/00 , B82Y10/00 , H01L21/311 , H01L21/3213 , H01L29/06
Abstract: 本发明公开了一种环栅堆叠纳米片场效应晶体管的制备方法，属于半导体器件领域。本发明制备方法包括：绝缘衬底清洗；牺牲层沉积；氧化物半导体沟道材料沉积；重复沉积牺牲层及沟道材料；沟道隔离区定义及刻蚀：源漏接触电极定义及沉积；高选择比刻蚀牺牲层，形成带有悬空空间的多层纳米片结构；栅极氧化层沉定义及沉积；栅极金属电极定义及沉积，最后刻蚀堆叠栅极，形成环栅堆叠纳米片场效应晶体管。本发明通过高刻蚀选择比刻蚀工艺去除牺牲层以实现悬空空间，通过垂直堆叠结构提高了器件性能和器件密度，为环栅堆叠纳米片场效应晶体管的工业化应用提供了可行的技术路径。
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公开(公告)号：CN118919414A
公开(公告)日：2024-11-08
申请号：CN202411000344.2
申请日：2024-07-24
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: H01L21/467 , H01L21/033 , B82Y30/00 , B82Y40/00
Abstract: 本发明公开了一种小尺寸的氧化物半导体刻蚀方法，属于信息材料与器件技术领域。本发明首先通过低温工艺得到纳米线材料，再通过自氧化结合自限制刻蚀的方法进一步微缩纳米线的直径，在小尺寸上实现氧化物半导体的自对准、高精度刻蚀。相较于传统的依赖DUV、EUV等设备曝光精度的其他掩膜刻蚀，本发明解决了现有氧化物半导体器件存在的尺寸微缩问题，可以提升集成电路密度，且极大的降低对光刻设备的需求，有效降低工艺成本。
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公开(公告)号：CN119031708A
公开(公告)日：2024-11-26
申请号：CN202411138959.1
申请日：2024-08-19
Applicant: 北京大学
IPC: H10B12/00 , H01L29/786 , H01L29/45 , H01L29/47
Abstract: 本发明公开了一种基于非对称源漏接触氧化物半导体晶体管的DRAM单元，属于氧化物半导体技术领域。本发明DRAM单元的写入晶体管采用非对称源漏接触氧化物半导体晶体管，所述写入晶体管的源端与沟道层采用欧姆接触，保证开态时良好的电子注入，所述写入晶体管的漏端与沟道层采用肖特基接触，降低保持状态下DRAM单元器件的泄漏电流，使得器件兼顾超快写入速度和超长保持时间，本发明有利于DRAM性能提升。
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公开(公告)号：CN119029044A
公开(公告)日：2024-11-26
申请号：CN202411138960.4
申请日：2024-08-19
Applicant: 北京大学
IPC: H01L29/78 , H01L29/51 , H01L21/336
Abstract: 本发明公开了一种基于氧化镧插层的铪基铁电晶体管，属于氧化物半导体技术领域。本发明晶体管包括基底层、栅电极层、栅介质层、氧化物半导体沟道层、源/漏接触电极，栅介质层采用铪基铁电材料，通过原子层沉积工艺在氧化物半导体沟道层和铪基铁电材料层之间插入一层氧化镧介质层。本发明可以有效的控制界面质量，由于氧化镧的介电常数高于氧化铪、氧化锆、氧化铟本身，使界面电容更大有利于铁电材料获得更大的分压，可以在相同电压下获得更大的铁电极化，从而减小器件的功耗。因此，本发明可以利用氧化镧插层来改善氧化物半导体材料和铪极铁电材料界面质量，为铁电存储器件的设计与应用提供一种性能优化方案。
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公开(公告)号：CN119028414A
公开(公告)日：2024-11-26
申请号：CN202411138958.7
申请日：2024-08-19
Applicant: 北京大学
IPC: G11C29/12
Abstract: 本发明公开了一种氧化物半导体2T0C DRAM非易失性断电测试电路及验证方法，属于信息材料与器件技术领域。本发明测试电路包括氧化物半导体2T0C DRAM单元、传输门、输入数据缓冲器、电流模式灵敏放大器和自举写入字线驱动器，在氧化物半导体2T0C DRAM单元写入操作后，通过传输门的形式，引入了高阻节点，实现了氧化物半导体2T0C DRAM单元的完全断电及与外部电路的隔离。本发明可以很好地对氧化物半导体2T0C DRAM单元进行非易失性测试与验证，从而拓宽了氧化物半导体2T0C DRAM非易失性的应用范围，对其在后摩尔时代的发展具有重要意义。
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