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公开(公告)号：CN119028414A
公开(公告)日：2024-11-26
申请号：CN202411138958.7
申请日：2024-08-19
Applicant: 北京大学
IPC: G11C29/12
Abstract: 本发明公开了一种氧化物半导体2T0C DRAM非易失性断电测试电路及验证方法，属于信息材料与器件技术领域。本发明测试电路包括氧化物半导体2T0C DRAM单元、传输门、输入数据缓冲器、电流模式灵敏放大器和自举写入字线驱动器，在氧化物半导体2T0C DRAM单元写入操作后，通过传输门的形式，引入了高阻节点，实现了氧化物半导体2T0C DRAM单元的完全断电及与外部电路的隔离。本发明可以很好地对氧化物半导体2T0C DRAM单元进行非易失性测试与验证，从而拓宽了氧化物半导体2T0C DRAM非易失性的应用范围，对其在后摩尔时代的发展具有重要意义。
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