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公开(公告)号：CN111220819B
公开(公告)日：2022-03-25
申请号：CN202010058948.8
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01Q30/20
Abstract: 本发明涉及材料样品制备技术领域，特别涉及一种聚焦离子束切割制样方法。该方法包括：在经过预处理的样品薄片的表面沉积保护层，得到第一试样；确定所述第一试样的切割中心的位置；其中，所述切割中心为目标结构的定位中心；对所述第一试样进行切割。本申请实施例所述的聚焦离子束切割制样方法，在样品薄片的表面沉积保护层，有利于在制样过程中保护目标结构的完整性，通过确定目标结构的定位中心为切割中心，确保最终得到的样品中包含目标结构，提高制样成功率。
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公开(公告)号：CN111240392B
公开(公告)日：2021-07-27
申请号：CN202010058966.6
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05F1/567
Abstract: 本申请涉及阈值电压的调节方法、装置、CMOS器件、电子设备及存储介质，该方法通过在CMOS器件的阱区设置接触区；接触区用于和外部电源相连；若CMOS器件的当前工作温度处于预设温度范围内，对接触区施加偏压。如此，可以降低保证CMOS器件的阈值电压维持在正常工作范围内，且不需要额外的工艺调整，可以节约成本。
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公开(公告)号：CN111403380A
公开(公告)日：2020-07-10
申请号：CN201910773021.X
申请日：2019-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本申请提供一种静电保护结构，包括：埋氧层、电阻和设置于埋氧层上的场效应晶体管和二极管组件，其中，场效应晶体管包括第一注入区、第一阱区、第二注入区、第二阱区和第三注入区，第一阱区与第二阱区均为低压阱区；第一阱区与第二阱区远离埋氧层的一面均设有绝缘层，第一阱区的绝缘层与第二阱区的绝缘层跨接引出栅极端，栅极端为高压栅极端；第一注入区与第三注入区跨接引出源极端，源极端接地；第二注入区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地，二极管组件与场效应晶体管连接。基于本申请实施例，通过在场效应晶体管的栅极串接电阻，与漏极-栅极间寄生的耦合电容形成电容耦合效应，提高场效应晶体管的导通均匀性。
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公开(公告)号：CN111403379A
公开(公告)日：2020-07-10
申请号：CN201910722077.2
申请日：2019-08-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明公开了一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，第一导电区域、第二导电区域和第三导电区域位于同一平面上，第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极，第二导电区域上形成有第二电极，第三导电区域的上方设有用于硅化物阻挡层，硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开，在发生ESD冲击时，寄生三极管导通，泄放ESD电流，对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域，能够有效地提升器件的静电放电保护能力。
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公开(公告)号：CN110783310A
公开(公告)日：2020-02-11
申请号：CN201911012066.1
申请日：2019-10-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L23/538 , H01L27/18 , H01L21/768 , H01L27/02
Abstract: 本发明提供一种半导体电路与超导电路单片集成的复合芯片，用于与一外围系统相连，包括自下而上依次堆叠的衬底、半导体电路、隔离层和超导电路，超导电路和所述半导体电路的外露的部分上均覆盖有一钝化层，所述半导体电路和所述超导电路之间通过片内互连节点相连。本发明的半导体电路与超导电路复合芯片实现了半导体电路与超导电路的单片集成，可以兼具半导体集成电路的高密度大容量和超导集成电路的高速低能耗的优点，并提升了超导电路和半导体电路协同工作的稳定性及可靠性。
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Patent Agency Ranking
公开(公告)号：CN109390283A
公开(公告)日：2019-02-26
申请号：CN201811067650.2
申请日：2018-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/82 , H01L21/822
Abstract: 本发明涉及一种CMOS电路与超导SFQ电路的单片集成方法，其包括：步骤S1，进行CMOS集成电路流片，并沉积第一SiO2钝化层；步骤S2，对所述第一SiO2钝化层进行抛光；步骤S3，进行超导SFQ集成电路流片；步骤S4，制作用于将CMOS集成电路与超导SFQ集成电路互连的接触孔；步骤S5，将所述CMOS集成电路与超导SFQ集成电路互连；步骤S6，在所述步骤S5中所述CMOS集成电路与超导SFQ集成电路互连的部位制作焊盘；步骤S7，对所述第五晶圆进行划片封装。本发明实现CMOS集成电路工艺与超导SFQ集成电路工艺之间的无缝拼接，提高了成品芯片的综合性能，同时也节约了液氦低温环境下复杂的高频互联导致的高昂成本，降低了衬底成本和封装成本。
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公开(公告)号：CN115020582B
公开(公告)日：2025-02-14
申请号：CN202210604281.6
申请日：2022-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种多阻型磁性器件及其制备方法和应用，对磁性器件的自由层进行特殊化处理：(1)拼接式生长自由层，拼接部分由不同的铁磁材料构成，在拼接处设置上述磁性器件；(2)自由层由单一铁磁材料构成，但在自由层表面且远离势垒层或空间层一侧均匀增添杂质，利用杂质使自由层磁畴自主分畴。两种处理方式可实现器件的多阻态特性，代表一个该器件可以存储超过一比特的信息，多个该器件可实现更多的随机数组合。本发明可通过全电学操控，具有多阻值、随机性、强拓展性、低能耗、与CMOS制程兼容等优点，只需在现有器件制备工艺基础上稍作改进，有效降低器件、阵列及其组成的芯片制造成本。
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公开(公告)号：CN119403130A
公开(公告)日：2025-02-07
申请号：CN202411441069.8
申请日：2024-10-16
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种低功耗非易失性存储器件、存储阵列及其制备方法，相对于磁性隧道结常用结构，区别在于在自由层上界面或下界面额外溅射非均匀磁矩诱导层或者与磁性隧道结常用结构一致，区别在于自由层中的上层铁磁层或下层铁磁层厚度不均匀，从薄到厚以楔形生长，随着厚度增加，垂直磁各向异性减小。本发明提出两种低功耗非易失性存储器件结构设计方案以及存储阵列排列设计，适用于CMOS标准逻辑电路，能够有效提升写入速度，降低MTJ翻转电流密度和写入能耗，提高MRAM存储密度。
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公开(公告)号：CN114301403B
公开(公告)日：2025-01-21
申请号：CN202111670198.0
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温放大电路，低温放大电路包括两级放大电路和比较器、trim电路等；两级放大电路用于将几十mV的小信号电压进行两级放大；比较器对放大后的电压进行放大、整形处理得到与传统CMOS电路工作电压。通过本发明的低温放大电路能够给在低温环境下完成输出的有效、可靠传输。
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公开(公告)号：CN113839630B
公开(公告)日：2024-01-30
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的第一输出端；第二晶体管的栅极与输入信号端相连，漏极作为一级差分放大电路的第二输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决(56)对比文件王鹏.高性能CMOS多级运算放大器的研究与设计《.中国优秀硕士学位论文全文数据库信息科技辑》.2021,(第02（2021）期),I135-475.
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