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公开(公告)号：CN104409456A
公开(公告)日：2015-03-11
申请号：CN201410708799.X
申请日：2014-11-28
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L27/02
摘要： 本发明提供一种SOIESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。
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公开(公告)号：CN102779892B
公开(公告)日：2015-01-21
申请号：CN201110120147.0
申请日：2011-05-10
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L31/105 , H01L31/0232 , H01L31/0216 , G02B6/34
摘要： 本发明公开了一种基于异质集成和垂直光耦合的硅基InGaAsPIN光电探测器，包括：SOI衬底；制作于SOI衬底顶层硅中的垂直耦合光栅；覆盖于垂直耦合光栅上的BCB键合层；位于BCB键合层之上的抗反射层；位于抗反射层之上的第一导电型磷化铟层；位于第一导电型磷化铟层之上的本征铟镓砷层；以及位于本征铟镓砷层之上的第二导电型磷化铟层；其中，垂直耦合光栅通过刻蚀SOI衬底的顶层硅制成，刻蚀深度为70-110nm；光栅周期为600-680nm；抗反射层的折射率介于BCB键合层与第一导电型磷化铟层之间。本发明的硅基InGaAsPIN光电探测器采用粘合性键合工艺将InP/InGaAs/InP叠堆材料层粘合于刻蚀在SOI衬底上的光栅上，使光与InP/InGaAs/InP层实现垂直耦合，为硅基InGaAs光电探测器的具体应用提供合适的设计及优化方案。
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公开(公告)号：CN102494988B
公开(公告)日：2014-05-07
申请号：CN201110403893.0
申请日：2011-12-07
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种用于分析深亚微米器件总剂量辐射效应的方法，依据具有浅沟道隔离槽结构的深亚微米器件原型的测试数据初步构建器件模型，依据衬底掺杂浓度分布把所述器件模型的浅沟道隔离槽定位出顶部区域与底部区域，并依据经过辐射后器件的测试数据对所述顶部区域及底部区域添加不同的等效模拟电荷获得与测试数据拟合的模拟数据，以确定所述等效模拟电荷在所述深亚微米器件模型顶部区域及底部区域的作用，从而确定总剂量辐射效应在所述深亚微米器件原型顶部区域及底部区域的作用。本方法步骤简单，能较准确的模拟深亚微米器件总剂量辐射效应，并能反应总剂量辐射效应对器件不同部位的影响，为器件的抗总剂量辐射效应的加固提供可靠的依据。
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公开(公告)号：CN102437179B
公开(公告)日：2014-03-26
申请号：CN201110402796.X
申请日：2011-12-07
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L29/423 , H01L29/78
摘要： 本发明提供一种抗总剂量辐射加固深亚微米器件的版图结构，包括具有源区、漏区及沟道区的有源区、位于所述有源区四周侧的浅沟道隔离槽、位于所述沟道区上且采用双边缘超出有源区结构的栅区、以及两个虚设浅沟道隔离槽，其中，所述两虚设浅沟道隔离槽间隔设置于所述有源区内且与所述栅区相互垂直。在原始的版图结构中增加了虚设浅沟槽隔离氧化物，使得器件沟道区边缘的栅延长到隔离氧化物区域宽度减小，阻止源漏之间形成漏电路径，从而达到抗总剂量加固的目的。本发明工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN105740555B
公开(公告)日：2019-03-12
申请号：CN201610073979.4
申请日：2016-02-02
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F17/50
摘要： 本发明提供一种单粒子瞬态脉冲电流源的建模方法，首先建立单粒子瞬态脉冲电流源模型，然后利用脉冲波形测试电路对反相器电路的单粒子脉冲进行测试，获得单粒子瞬态脉冲不同电压值下的脉冲宽度，最后利用仿真器对反相器进行仿真模拟，将仿真结果与实际测试的反相器电路单粒子瞬态脉冲电压波形进行对比，校准单粒子瞬态脉冲电流源模型的参数，由此得到准确的等效电流源模型，为电路提供准确的瞬态脉冲电流源模型。
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公开(公告)号：CN105629522B
公开(公告)日：2018-07-06
申请号：CN201410620813.0
申请日：2014-11-06
申请人： 中科院南通光电工程中心 , 中国科学院上海微系统与信息技术研究所
IPC分类号： G02F1/025
摘要： 本发明提供一种硅基光调制器，至少包括：脊型波导，所述脊型波导包括平板部和位于所述平板部中间的凸条，所述凸条高于所述平板部；所述脊型波导中形成有第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区形成于所述凸条中间，且沿所述凸条的延伸方向延伸；所述第二轻掺杂区形成于所述第一轻掺杂区两侧的凸条中和与所述凸条两侧相连的平板部中；所述第一轻掺杂区和所述第二轻掺杂区的掺杂类型相反。在本发明的技术方案中，在脊型波导的凸条内由第一轻掺杂区和第二轻掺杂区形成两个背对背的PN结，在硅基光调制器工作时可以形成两个耗尽区，弥补解决离子注入对准误差的问题，并且提高了硅基光调制器的调制效率。
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公开(公告)号：CN104377143B
公开(公告)日：2017-07-14
申请号：CN201410509907.0
申请日：2014-09-28
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L21/66
摘要： 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD‑ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
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公开(公告)号：CN104465651B
公开(公告)日：2017-06-16
申请号：CN201410712386.9
申请日：2014-11-28
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
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公开(公告)号：CN104392992B
公开(公告)日：2017-04-19
申请号：CN201410738258.1
申请日：2014-12-05
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L27/02
摘要： 本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括SOI衬底；所述SOI衬底的顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层。本发明利用假栅极型硅化物隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；制作工艺与SOI CMOS工艺完全兼容，具有很强的设计可行性；本发明的ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果。
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公开(公告)号：CN104570207A
公开(公告)日：2015-04-29
申请号：CN201510028170.5
申请日：2015-01-20
申请人： 江苏尚飞光电科技有限公司 , 中科院南通光电工程中心 , 中国科学院上海微系统与信息技术研究所
IPC分类号： G02B6/122
CPC分类号： G02B6/1225
摘要： 本发明提供一种大角度准自准直光子晶体及其准直度定量方法，所述大角度准自准直光子晶体至少包括：矩形晶格光子晶体介质柱；位于该光子晶体外起抗反射层作用的单排抗反射介质柱；所述光子晶体介质柱及所述抗反射介质柱处在空气介质中，可通过刻蚀SOI衬底的顶层硅得到。本发明的优点包括：基于最小二乘法来定量光子晶体等频线的准直度，改变光子晶体晶格对称性可实现准自准直光束传播，同时通过优化单排光子晶体介质柱的结构参数，可使得大角度入射光束能高效耦合进入准自准直光子晶体，制作工艺与CMOS工艺完全兼容，无需复杂工艺，加工成本低。
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