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公开(公告)号：CN104201193A
公开(公告)日：2014-12-10
申请号：CN201410509909.X
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L29/786 , H01L29/423 , H01L21/336
CPC classification number: H01L29/7831 , H01L29/66484
Abstract: 本发明提供一种双栅SOI器件结构及其制作方法，该结构包括SOI衬底及形成于SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与背衬底接触。本发明的双栅SOI器件结构在工作时，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应，并且该双栅SOI器件中存在两个控制沟道，增大了器件的有效沟道宽度及驱动电流。同时，背栅极接触形成于MOS管正面，制作工艺更为简单，且背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。
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公开(公告)号：CN102494988A
公开(公告)日：2012-06-13
申请号：CN201110403893.0
申请日：2011-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种用于分析深亚微米器件总剂量辐射效应的方法，依据具有浅沟道隔离槽结构的深亚微米器件原型的测试数据初步构建器件模型，依据衬底掺杂浓度分布把所述器件模型的浅沟道隔离槽定位出顶部区域与底部区域，并依据经过辐射后器件的测试数据对所述顶部区域及底部区域添加不同的等效模拟电荷获得与测试数据拟合的模拟数据，以确定所述等效模拟电荷在所述深亚微米器件模型顶部区域及底部区域的作用，从而确定总剂量辐射效应在所述深亚微米器件原型顶部区域及底部区域的作用。本方法步骤简单，能较准确的模拟深亚微米器件总剂量辐射效应，并能反应总剂量辐射效应对器件不同部位的影响，为器件的抗总剂量辐射效应的加固提供可靠的依据。
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公开(公告)号：CN104409456A
公开(公告)日：2015-03-11
申请号：CN201410708799.X
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明提供一种SOIESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。
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公开(公告)号：CN102494988B
公开(公告)日：2014-05-07
申请号：CN201110403893.0
申请日：2011-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种用于分析深亚微米器件总剂量辐射效应的方法，依据具有浅沟道隔离槽结构的深亚微米器件原型的测试数据初步构建器件模型，依据衬底掺杂浓度分布把所述器件模型的浅沟道隔离槽定位出顶部区域与底部区域，并依据经过辐射后器件的测试数据对所述顶部区域及底部区域添加不同的等效模拟电荷获得与测试数据拟合的模拟数据，以确定所述等效模拟电荷在所述深亚微米器件模型顶部区域及底部区域的作用，从而确定总剂量辐射效应在所述深亚微米器件原型顶部区域及底部区域的作用。本方法步骤简单，能较准确的模拟深亚微米器件总剂量辐射效应，并能反应总剂量辐射效应对器件不同部位的影响，为器件的抗总剂量辐射效应的加固提供可靠的依据。
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公开(公告)号：CN102437179B
公开(公告)日：2014-03-26
申请号：CN201110402796.X
申请日：2011-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/423 , H01L29/78
Abstract: 本发明提供一种抗总剂量辐射加固深亚微米器件的版图结构，包括具有源区、漏区及沟道区的有源区、位于所述有源区四周侧的浅沟道隔离槽、位于所述沟道区上且采用双边缘超出有源区结构的栅区、以及两个虚设浅沟道隔离槽，其中，所述两虚设浅沟道隔离槽间隔设置于所述有源区内且与所述栅区相互垂直。在原始的版图结构中增加了虚设浅沟槽隔离氧化物，使得器件沟道区边缘的栅延长到隔离氧化物区域宽度减小，阻止源漏之间形成漏电路径，从而达到抗总剂量加固的目的。本发明工艺简单，适用于大规模的工业生产。
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Patent Agency Ranking
公开(公告)号：CN102104048B
公开(公告)日：2012-05-30
申请号：CN200910201331.0
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/12 , H01L29/78 , H01L23/60 , H01L21/84 , H01L21/336
CPC classification number: H01L27/0266
Abstract: 本发明公开了一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。本发明使泄漏电流能够下沉至SOI衬底，且通过外延工艺使得ESD保护结构与有源区本征MOS管处于同一平面，这样便于后续工艺的处理。
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公开(公告)号：CN102104048A
公开(公告)日：2011-06-22
申请号：CN200910201331.0
申请日：2009-12-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/12 , H01L29/78 , H01L23/60 , H01L21/84 , H01L21/336
CPC classification number: H01L27/0266
Abstract: 本发明公开了一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。本发明使泄露电流能够下沉至SOI衬底，且通过外延工艺使得ESD保护结构与有源区本征MOS管处于同一平面，这样便于后续工艺的处理。
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公开(公告)号：CN104362093B
公开(公告)日：2017-03-22
申请号：CN201410541928.0
申请日：2014-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
Abstract: 本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
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公开(公告)号：CN104465651A
公开(公告)日：2015-03-25
申请号：CN201410712386.9
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
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公开(公告)号：CN104377143A
公开(公告)日：2015-02-25
申请号：CN201410509907.0
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
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