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公开(公告)号：CN104377143B
公开(公告)日：2017-07-14
申请号：CN201410509907.0
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD‑ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
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公开(公告)号：CN104465651B
公开(公告)日：2017-06-16
申请号：CN201410712386.9
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
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公开(公告)号：CN104409456A
公开(公告)日：2015-03-11
申请号：CN201410708799.X
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明提供一种SOIESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。
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Patent Agency Ranking
公开(公告)号：CN104201193A
公开(公告)日：2014-12-10
申请号：CN201410509909.X
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L29/786 , H01L29/423 , H01L21/336
CPC classification number: H01L29/7831 , H01L29/66484
Abstract: 本发明提供一种双栅SOI器件结构及其制作方法，该结构包括SOI衬底及形成于SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与背衬底接触。本发明的双栅SOI器件结构在工作时，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应，并且该双栅SOI器件中存在两个控制沟道，增大了器件的有效沟道宽度及驱动电流。同时，背栅极接触形成于MOS管正面，制作工艺更为简单，且背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。
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公开(公告)号：CN104362093B
公开(公告)日：2017-03-22
申请号：CN201410541928.0
申请日：2014-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
Abstract: 本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
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公开(公告)号：CN104465651A
公开(公告)日：2015-03-25
申请号：CN201410712386.9
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
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公开(公告)号：CN104377143A
公开(公告)日：2015-02-25
申请号：CN201410509907.0
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
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公开(公告)号：CN104362093A
公开(公告)日：2015-02-18
申请号：CN201410541928.0
申请日：2014-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
CPC classification number: H01L27/1203 , H01L21/76243 , H01L21/84
Abstract: 本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
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