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公开(公告)号：CN114186516A
公开(公告)日：2022-03-15
申请号：CN202010967350.0
申请日：2020-09-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/32 , G06F30/33 , G06F119/02
Abstract: 本发明提供一种超导数字电路单元库的硬件行为描述方法，包括：定义全局变量并进行程序初始化；并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；基于各超导器件的触发动作输出相应的结果。本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导SFQ数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。
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公开(公告)号：CN114171670A
公开(公告)日：2022-03-11
申请号：CN202111492417.0
申请日：2021-12-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森结、超导电路及其制备方法，该方法通过对约瑟夫森结的下电极采用分步溅射沉积的方法，在制备超导材料层之前，先对不同条件下单次溅射薄膜的应力和粗糙度进行表征，得到不同溅射条件下薄膜应力和粗糙度的关系图；然后再选用合适的压/张应力的条件分步溅射薄膜，再对分步溅射的薄膜的应力和粗糙度进行表征，得到此条件下薄膜粗糙度和应力，从而同时对薄膜应力和粗糙度进行了调控，获得应力和粗糙度极好的条件，使多次溅射的超导薄膜上粗糙度降低，可在保证约瑟夫森结质量的前提下使后续形成的势垒材料层厚度得到有效降低，从而可在高临界电流密度下依然获得高质量的约瑟夫森结，突破现有临界电流密度越高质量越差的情况。
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公开(公告)号：CN113779924A
公开(公告)日：2021-12-10
申请号：CN202111093209.3
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/394
Abstract: 本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。
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公开(公告)号：CN111463342A
公开(公告)日：2020-07-28
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN105633268B
公开(公告)日：2019-04-05
申请号：CN201511028259.8
申请日：2015-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面对应于后续要形成约瑟夫森结的位置形成应力图案结构，应力图案结构的尺寸大于约瑟夫森结的尺寸；2）在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；3）刻蚀三层薄膜结构以形成底电极及约瑟夫森结；4）在步骤3）得到的结构表面形成第二绝缘材料层，并在第二绝缘材料层对应于约瑟夫森结的位置形成第一开口；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层。通过在约瑟夫森结下方形成尺寸比约瑟夫森结尺寸大的应力图案结构，有利于约瑟夫森结中应力的有效释放，从而解决了漏电流，提高了超导电路结构的性能及稳定性。
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Patent Agency Ranking
公开(公告)号：CN109508303A
公开(公告)日：2019-03-22
申请号：CN201811156556.4
申请日：2018-09-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F12/0895
Abstract: 本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。
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公开(公告)号：CN105702849B
公开(公告)日：2018-09-07
申请号：CN201610070503.5
申请日：2016-02-01
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种台阶区域覆盖有超导覆盖层的超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；2）分别刻蚀第二超导材料层、第一绝缘材料层及第一超导材料层以形成下电极及约瑟夫森结；3）在步骤2）得到的结构表面形成第二绝缘材料层；4）沉积旁路电阻材料层，并刻蚀旁路电阻材料层以形成旁路电阻；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层及超导覆盖层。本发明可以确保位于下电极表面的旁路电阻与位于第二绝缘材料层表面的旁路电阻的导通，避免出现断路故障，保证了旁路电阻连通的稳定性，提高了超导电路结构的工作性能。
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公开(公告)号：CN119789773A
公开(公告)日：2025-04-08
申请号：CN202411893081.2
申请日：2024-12-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种多逻辑层超导集成电路及其制备方法，该电路包含衬底、n层逻辑层和n层电流偏置层，每个逻辑层均包含用于存储和/或逻辑运算的约瑟夫森结，且n取值相同的电流偏置层与逻辑层电连接，以通过电流偏置层为对应设置的逻辑层提供偏置电流。本发明的多逻辑层超导集成电路沿竖向设置，通过通孔进行垂直信号连接，可实现更高的集成度和缩短信号路径，减少延迟；进一步的，接地层的设置还可有效屏蔽电磁干扰，提升电路的性能和可靠性。因此，本发明提供了一种高效集成且性能优越的多逻辑层超导集成电路。
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公开(公告)号：CN114915395B
公开(公告)日：2025-01-10
申请号：CN202110178609.8
申请日：2021-02-09
Applicant: 中国科学院上海微系统与信息技术研究所 , 北京大学
IPC: H04L9/00
Abstract: 本发明提供一种超导抗旁路攻击加密装置及加密方法，所述超导抗旁路攻击加密装置包括：字节代换电路、行位移电路、列混淆电路、轮秘钥加电路以及时钟控制电路，所述时钟控制电路分别与所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路连接，用于对所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路进行时钟控制。本发明提出了一种抗旁路攻击的超导加密电路的设计，利用相位传递信息，解决了现有CMOS加密电路不能很好地实现抗旁路攻击的问题。
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公开(公告)号：CN118695770A
公开(公告)日：2024-09-24
申请号：CN202310273335.X
申请日：2023-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森隧道结及其制备方法，制备方法包括：于衬底层上图形化叠层结结构得到结区和底电极，于叠层结结构上设置初始绝缘层，平坦化初始绝缘层，形成结接触孔和电极接触孔，并形成引线层。本发明通过平坦化初始绝缘层，有效避免了结区上方接触孔对结尺寸的限制，从而可以实现亚微米级的约瑟夫森隧道结；同时利用势垒保护层的引入，减弱了高临界电流密度的约瑟夫森隧道结中的层间扩散及溅射对势垒层的破坏，从而提高了器件成品率；另外，在平坦化初始绝缘层时，配合图形化同时形成结区、底电极和填充图形，保证了片上图形密度的高度均匀性。
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