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公开(公告)号：CN113065301B
公开(公告)日：2024-06-14
申请号：CN202110426087.9
申请日：2021-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/33
Abstract: 本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。本发明针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。
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公开(公告)号：CN113065301A
公开(公告)日：2021-07-02
申请号：CN202110426087.9
申请日：2021-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/33
Abstract: 本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。本发明针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。
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公开(公告)号：CN112949229A
公开(公告)日：2021-06-11
申请号：CN202110340321.6
申请日：2021-03-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/32
Abstract: 本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于输入缓冲阵列的输出端，包括多个存储块，用于并行存储输入缓冲阵列输出的数据；输出缓冲阵列，连接于存储阵列的输出端，用于并行暂存存储阵列输出的数据；地址译码控制电路，连接输入缓冲阵列、存储阵列及输出缓冲阵列，分别为输入缓冲阵列及第二缓冲阵列提供有效信号，为存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。
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公开(公告)号：CN111463342B
公开(公告)日：2022-03-25
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN110246762B
公开(公告)日：2021-04-02
申请号：CN201910506664.8
申请日：2019-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/3213
Abstract: 本发明提供一种金属侧壁的制备方法及器件结构，所述制备方法包括：提供一衬底，并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层，其中所述掩膜图形层暴露出部分所述金属薄膜层；以所述掩膜图形层为刻蚀掩膜，采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀，以于所述金属薄膜层中形成刻蚀沟槽，同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁；对所述金属侧壁进行掩膜去除处理，以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
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Patent Agency Ranking
公开(公告)号：CN110246762A
公开(公告)日：2019-09-17
申请号：CN201910506664.8
申请日：2019-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/3213
Abstract: 本发明提供一种金属侧壁的制备方法及器件结构，所述制备方法包括：提供一衬底，并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层，其中所述掩膜图形层暴露出部分所述金属薄膜层；以所述掩膜图形层为刻蚀掩膜，采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀，以于所述金属薄膜层中形成刻蚀沟槽，同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁；对所述金属侧壁进行掩膜去除处理，以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
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公开(公告)号：CN112949229B
公开(公告)日：2024-08-20
申请号：CN202110340321.6
申请日：2021-03-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/32
Abstract: 本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于输入缓冲阵列的输出端，包括多个存储块，用于并行存储输入缓冲阵列输出的数据；输出缓冲阵列，连接于存储阵列的输出端，用于并行暂存存储阵列输出的数据；地址译码控制电路，连接输入缓冲阵列、存储阵列及输出缓冲阵列，分别为输入缓冲阵列及第二缓冲阵列提供有效信号，为存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。
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公开(公告)号：CN109508303B
公开(公告)日：2022-12-23
申请号：CN201811156556.4
申请日：2018-09-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F12/0895
Abstract: 本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。
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公开(公告)号：CN111463342A
公开(公告)日：2020-07-28
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN109508303A
公开(公告)日：2019-03-22
申请号：CN201811156556.4
申请日：2018-09-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F12/0895
Abstract: 本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。
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