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公开(公告)号：CN114893925A
公开(公告)日：2022-08-12
申请号：CN202111512541.9
申请日：2021-12-11
Applicant: 上海精密计量测试研究所
Abstract: 本发明提供了一种基于半导体制冷片的集成电路制冷系统，其特征在于，其包括半导体制冷部和制冷循环部，所述半导体制冷部包括水冷板(1)、半导体制冷片(2)，所述水冷板(1)与所述半导体制冷片(2)的热端安装在一起，所述半导体制冷片(2)的冷端紧贴集成电路，所述制冷循环部给所述水冷板(1)提供冷水。由于本发明采用半导体制冷，即利用半导体的帕尔贴‑塞贝克效应制冷，它的机理完全不同于蒸汽压缩式制冷、吸收式制冷，是以温差电现象为基础的制冷方法，具有体积小、灵活性强、简单方便冷热切换容易的优点，非常适宜于微型制冷领域或有特殊要求的用冷场所。
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公开(公告)号：CN113961243A
公开(公告)日：2022-01-21
申请号：CN202111037489.6
申请日：2021-09-06
Applicant: 上海精密计量测试研究所
IPC: G06F8/76
Abstract: 本发明公开了下位机FPGA软件通用框架，包括：通讯模块、执行模块；通讯模块向上经通讯接口芯片与上位机通讯，向下与软件内部的用于控制执行部件的执行模块通讯，进而控制各执行部件；通讯模块与通讯接口芯片的交互协议是底层协议，底层协议由通讯接口芯片与FPGA的交互时序决定；通讯模块与执行模块的交互协议属于顶层协议；上位机经过通讯接口芯片向FPGA发送的指令数据包由通讯模块解析，解析后的指令分发到相应执行模块执行，通讯模块从执行模块获得指令执行结果，由通讯模块组建回复数据包后通过通讯接口芯片向上位机的指令进行回复，每一条指令都对应一条回复。采用本发明使FPGA软件的具有统一的架构，增强了软件的可移植性，加速了研发。
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公开(公告)号：CN111123184A
公开(公告)日：2020-05-08
申请号：CN201911081428.2
申请日：2019-11-07
Applicant: 上海精密计量测试研究所
Abstract: 本发明实施例提供了一种FPGA结温测试的校准装置，其特征在于，包括设置在高低温箱内的待结温测试的FPGA，和与FPGA的结温测试管脚连接的温度AD转换器；以及设置在高低温箱外的第一数字处理单元，所述第一数字处理单元用于解析并显示所述温度AD转换器输出的表征温度的数字信号；以及第一电源组和第二电源组，其中，第一电源组为FPGA模块供电，所述第二电源组为该校准装置的其他元件供电；当测试时，电源组A停止对FPGA供电，电源组B持续供电。
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公开(公告)号：CN111090039A
公开(公告)日：2020-05-01
申请号：CN201911081430.X
申请日：2019-11-07
Applicant: 上海精密计量测试研究所
IPC: G01R31/3185
Abstract: 本发明实施例提供了一种FPGA功能测试装置，其特征在于，包括上位机和FPGA功能测试板；其中，上位机运行有上位机软件，用于配置FPGA，显示自测试结果；上位机上存储有用于FPGA功能测试的自测试程序；FPGA功能测试板上设置有接口芯片与待测的FPGA，所述接口芯片分别与上位机和待测的FPGA连接，用于接收由上位机传送的自测试程序，并将自测试程序配置至待测FPGA上，开启测试，并将FPGA的测试结果回传至上位机软件。
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Patent Agency Ranking
公开(公告)号：CN109596976A
公开(公告)日：2019-04-09
申请号：CN201811510144.6
申请日：2018-12-11
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G01R31/317 , G01R31/3181
Abstract: 本发明的FPGA内部DSP模块的测试方法包括：针对测试项目，PC机生成后缀为coe的数据文件并加载到FPGA内部的RAM中；所述后缀为coe的数据文件伪随机数和伪随机数对应的结果；在PC机上完成测试程序编写；测试程序下载至FPGA，由测试程序对FPGA进行配置；从RAM中读取伪随机数作为FPGA内部DSP模块的输入；比对DSP模块的输出与RAM中的伪随机数对应的结果，获得测试结果。本发明的FPGA内部DSP模块的测试方法利用FPGA内部的RAM存放和读取所需要的伪随机数来实现DSP功能全覆盖测试。
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公开(公告)号：CN109032023A
公开(公告)日：2018-12-18
申请号：CN201810895725.X
申请日：2018-08-08
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G05B19/042
Abstract: 本发明提供FPGA内部DCM、PLL的内建自测方法，包括：利用DCM或PLL包含多个在相位上为同步的输出时钟信号为前提，分别用第一计数器counter1和第二计数器counter2对第一输出时钟信号CLK_OUT1和第二输出时钟信号CLK_OUT2进行计数；对第一计数器counter1和第二计数器counter2进行比较，在较慢(即频率较低)的输出时钟信号的上升沿，较快计数器的数值为较慢计数器的数值的n倍，n为快时钟与慢时钟的频率之商，若不是，则DCM或PLL功能不正常。本发明实现了FPGA内建自测，且对于可在线改变DCM或PLL输出时钟频率的FPGA，能够在以预设的步进自动对DCM、PLL输出频率的范围进行扫描，仅需一个FPGA配置文件(或烧写文件)即可实现。
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公开(公告)号：CN105548859A
公开(公告)日：2016-05-04
申请号：CN201510906021.4
申请日：2015-12-09
Applicant: 上海精密计量测试研究所
IPC: G01R31/28
CPC classification number: G01R31/28 , G01R31/003
Abstract: 本发明公开了一种用于环境测试的测试设备及测试方法，本发明公开的用于环境测试的测试设备包括：设备板和转接板，所述设备板包括第一直插接口和第一线缆接口，所述转接板包括第二直插接口和第二线缆接口。本发明提供的方案可以用于严酷的环境测试。
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公开(公告)号：CN211979128U
公开(公告)日：2020-11-20
申请号：CN201921931515.8
申请日：2019-11-07
Applicant: 上海精密计量测试研究所
IPC: G01R31/317
Abstract: 本实用新型实施例提供了一种FPGA功能测试装置，其特征在于，包括上位机和FPGA功能测试板；其中，FPGA功能测试板上设置有接口芯片与待测的FPGA，所述接口芯片分别与上位机和待测的FPGA连接，上位机中存储的测试程序经接口芯片配置至待测FPGA，FPGA的测试结果经接口芯片回传至上位机。
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公开(公告)号：CN211979182U
公开(公告)日：2020-11-20
申请号：CN201921931514.3
申请日：2019-11-07
Applicant: 上海精密计量测试研究所
IPC: G01R35/00
Abstract: 本实用新型实施例提供了一种FPGA结温测试的校准装置，其特征在于，包括设置在高低温箱内的待结温测试的FPGA，和与FPGA的结温测试管脚连接的温度AD转换器；以及设置在高低温箱外的第一数字处理单元，所述第一数字处理单元显示所述温度AD转换器输出的表征温度的数字信号；以及第一电源组和第二电源组，其中，第一电源组为FPGA模块供电，所述第二电源组为该校准装置的其他元件供电；当测试时，电源组A停止对FPGA供电，电源组B持续供电。
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