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公开(公告)号：CN109032023B
公开(公告)日：2021-03-09
申请号：CN201810895725.X
申请日：2018-08-08
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G05B19/042
Abstract: 本发明提供FPGA内部DCM、PLL的内建自测方法，包括：利用DCM或PLL包含多个在相位上为同步的输出时钟信号为前提，分别用第一计数器counter1和第二计数器counter2对第一输出时钟信号CLK_OUT1和第二输出时钟信号CLK_OUT2进行计数；对第一计数器counter1和第二计数器counter2进行比较，在较慢(即频率较低)的输出时钟信号的上升沿，较快计数器的数值为较慢计数器的数值的n倍，n为快时钟与慢时钟的频率之商，若不是，则DCM或PLL功能不正常。本发明实现了FPGA内建自测，且对于可在线改变DCM或PLL输出时钟频率的FPGA，能够在以预设的步进自动对DCM、PLL输出频率的范围进行扫描，仅需一个FPGA配置文件(或烧写文件)即可实现。
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公开(公告)号：CN111104101A
公开(公告)日：2020-05-05
申请号：CN201911081079.4
申请日：2019-11-07
Applicant: 上海精密计量测试研究所
IPC: G06F8/30
Abstract: 本发明实施例提供了一种存在slice空洞的FPGA进位链的构造方法，其特征在于，包括步骤：判断当前位置为slice或空洞；判断前一个位置为slice或空洞；根据当前位置与前一个位置的情况，执行新建进位链或级联或者既不新建也不级联；根据上述方法遍历所有位置；以及一种采用上述方法构造的进位链的测试方法，包括：进位链贯穿多个slice，每个slice各包含一个片段，每个片段包含多个基元，其中，步骤1，判断基元的正确性；步骤2，判断相邻的每两个基元的连接关系的正确性；其中步骤1和步骤2采用测试用例进行正确性的判断。
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公开(公告)号：CN109596976B
公开(公告)日：2021-08-27
申请号：CN201811510144.6
申请日：2018-12-11
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G01R31/317 , G01R31/3181
Abstract: 本发明的FPGA内部DSP模块的测试方法包括：针对测试项目，PC机生成后缀为coe的数据文件并加载到FPGA内部的RAM中；所述后缀为coe的数据文件伪随机数和伪随机数对应的结果；在PC机上完成测试程序编写；测试程序下载至FPGA，由测试程序对FPGA进行配置；从RAM中读取伪随机数作为FPGA内部DSP模块的输入；比对DSP模块的输出与RAM中的伪随机数对应的结果，获得测试结果。本发明的FPGA内部DSP模块的测试方法利用FPGA内部的RAM存放和读取所需要的伪随机数来实现DSP功能全覆盖测试。
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公开(公告)号：CN109491724A
公开(公告)日：2019-03-19
申请号：CN201811335645.5
申请日：2018-11-11
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G06F9/445
Abstract: 本发明提供的测试设备的软件通用测试平台对专用测试程序的调用方法，开启测试设备软件通用测试平台的可执行文件，根据被测对象，载入相应的以动态链接库文件为形式的专用测试程序，启动测试。不同的被测对象，对应的专用测试程序是不同的，但是与通用测试平台之间的调用接口是相同的。本发明提供的测试设备的软件通用测试平台对专用测试程序的调用方法，能够方便用户进行二次开发，解决了通用测试程序和专用测试程序分割的问题。
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公开(公告)号：CN113961243B
公开(公告)日：2024-11-05
申请号：CN202111037489.6
申请日：2021-09-06
Applicant: 上海精密计量测试研究所
IPC: G06F8/76
Abstract: 本发明公开了下位机FPGA软件通用框架，包括：通讯模块、执行模块；通讯模块向上经通讯接口芯片与上位机通讯，向下与软件内部的用于控制执行部件的执行模块通讯，进而控制各执行部件；通讯模块与通讯接口芯片的交互协议是底层协议，底层协议由通讯接口芯片与FPGA的交互时序决定；通讯模块与执行模块的交互协议属于顶层协议；上位机经过通讯接口芯片向FPGA发送的指令数据包由通讯模块解析，解析后的指令分发到相应执行模块执行，通讯模块从执行模块获得指令执行结果，由通讯模块组建回复数据包后通过通讯接口芯片向上位机的指令进行回复，每一条指令都对应一条回复。采用本发明使FPGA软件的具有统一的架构，增强了软件的可移植性，加速了研发。
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Patent Agency Ranking
公开(公告)号：CN109655740B
公开(公告)日：2021-07-27
申请号：CN201811518304.1
申请日：2018-12-12
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G01R31/3185
Abstract: 本发明提供K7系列FPGA内部CLB模块定位及通用性配置测试方法，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。本发明提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法，实现了所有CLB模块的定位，不用计算“空洞”阵列具体位置，优化了配置程序，实现了最优化的配置次数，配置程序具有通用性，减少了程序重复编写的时间。
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公开(公告)号：CN108983859B
公开(公告)日：2020-10-09
申请号：CN201810895992.7
申请日：2018-08-08
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
Inventor： 项宗杰
IPC: G05F1/56
Abstract: 本发明提供了一种程控电源，包括数字控制器模块；与所述数字控制器模块连接的D/A转换模块；与D/A转换模块连接的第一隔离模块；输出电压控制模块，所述输出电压控制模块的输入端与第一隔离模块的输出端连接；所述输出电压控制模块为负载供电；霍尔电流传感器模块，用于测量输出电压控制模块输出至负载的电流；与负载的连接的仪表放大器模块；与仪表放大器模块连接的第二隔离模块；分别与霍尔电流传感器模块的输出端和第二隔离模块的输出端连接的A/D转换模块，所述A/D转换模块的输出端与所述数字控制器模块的输入端连接。本发明使用了较少的元器件构建了简单实用的隔离式程控电源。能够输出正负电压，能回读负载承受的电压和电流。
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公开(公告)号：CN109655740A
公开(公告)日：2019-04-19
申请号：CN201811518304.1
申请日：2018-12-12
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
IPC: G01R31/3185
Abstract: 本发明提供K7系列FPGA内部CLB模块定位及通用性配置测试方法，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。本发明提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法，实现了所有CLB模块的定位，不用计算“空洞”阵列具体位置，优化了配置程序，实现了最优化的配置次数，配置程序具有通用性，减少了程序重复编写的时间。
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公开(公告)号：CN108983859A
公开(公告)日：2018-12-11
申请号：CN201810895992.7
申请日：2018-08-08
Applicant: 上海精密计量测试研究所 , 上海航天信息研究所
Inventor： 项宗杰
IPC: G05F1/56
Abstract: 本发明提供了一种程控电源，包括数字控制器模块；与所述数字控制器模块连接的D/A转换模块；与D/A转换模块连接的第一隔离模块；输出电压控制模块，所述输出电压控制模块的输入端与第一隔离模块的输出端连接；所述输出电压控制模块为负载供电；霍尔电流传感器模块，用于测量输出电压控制模块输出至负载的电流；与负载的连接的仪表放大器模块；与仪表放大器模块连接的第二隔离模块；分别与霍尔电流传感器模块的输出端和第二隔离模块的输出端连接的A/D转换模块，所述A/D转换模块的输出端与所述数字控制器模块的输入端连接。本发明使用了较少的元器件构建了简单实用的隔离式程控电源。能够输出正负电压，能回读负载承受的电压和电流。
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