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公开(公告)号：CN118733351A
公开(公告)日：2024-10-01
申请号：CN202310333302.X
申请日：2023-03-30
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种时钟管理单元加固电路及方法、芯片，该电路包括：至少两个互为冗余的时钟管理单元、以及与所述时钟管理单元连接的FPGA；所述时钟管理单元，配置为接入并输出同一时钟信号；所述FPGA，配置为监测两个时钟管理单元的状态，从所述两个时钟管理单元中选择其中一个时钟管理单元输出的时钟作为工作时钟，并在其中一个时钟管理单元失锁时，选择另一个时钟管理单元输出的时钟作为工作时钟。利用本发明方案，可以简化电路结构，减少资源开销，保证时钟系统的可靠性。
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公开(公告)号：CN111177985B
公开(公告)日：2023-08-18
申请号：CN201911239200.1
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/30
Abstract: 本发明提出一种优化的三模冗余加固电路结构，涉及三模冗余电路优化技术领域，能够更好地改善现有技术中面积和功耗上的浪费情况。所述电路结构包括：COMB1一端连接DATA_IN_TMRO，另一端与DFF1和VOTER5的一端连接；所述DFF1一端连接CLKTMRO，另一端与VOTER1和VOTER2的一端连接；所述VOTER1的一端还与DFF2的一端和DFF5的另一端连接，所述VOTER1的另一端与COMB3的一端连接；所述COMB3的另一端与DFF3和VOTER6的一端连接；所述DFF3的一端输入CLK_TMRO，所述DFF3的另一端与VOTER3的一端、VOTER7的一端连接；所述VOTER3的一端还与DFF4的一端、DFF6的一端连接，所述VOTER3的另一端连接DATAOUTTMRO；还包括COMB2，所述COMB2的一端连接DATA_IN_TMR1，另一端与DFF2的一端和所述VOTER5的一端连接；所述DFF2的一端连接CLK_TMR1，另一端与所述VOTER2的一端连接。
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公开(公告)号：CN112257368B
公开(公告)日：2023-08-01
申请号：CN201910590166.6
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
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公开(公告)号：CN116205177A
公开(公告)日：2023-06-02
申请号：CN202111445525.2
申请日：2021-11-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F117/02
Abstract: 本发明公开了一种基于FPGA的TMR布局方法，该方法包括：将TMR的三份时序单元分别设置在不同的切片内，将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟Tiles驱动。本发明还公开一种基于FPGA的TMR布局设计优化方法。利用本发明方案，可以有效提高基于FPGA设计的TMR抗单粒子加固设计性能。
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公开(公告)号：CN114417753A
公开(公告)日：2022-04-29
申请号：CN202011174201.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327 , G06F30/34 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、时延计算方法及设备，FPGA芯片具有基于重复单元的阵列结构，重复单元包括逻辑重复单元和内部连线重复单元，逻辑重复单元包括第一逻辑重复单元和第二逻辑重复单元，时延数据库的创建方法包括创建路径表，创建路径表包括：确定路径，路径通过第一线段从第一逻辑重复单元的第一引脚、经过N个重复单元、然后通过第二线段连接到第二逻辑重复单元的第二引脚，其中，相邻的重复单元之间通过线段连接，N为大于或等于0的整数；获取路径中各线段分别对应的线段时延；将第一引脚、第二引脚和线段时延存储于路径表中。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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Patent Agency Ranking
公开(公告)号：CN113764410A
公开(公告)日：2021-12-07
申请号：CN202010501168.6
申请日：2020-06-04
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 一种半导体单元器件，包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，金属连接层包括第一金属互连线及第二金属互连线，其中，PMOS管的源极与电源区耦接，栅极与第一金属互连线耦接；NMOS管的源极与接地区耦接，栅极与第一金属互连线耦接；输出端与第二金属互连线耦接；第一金属互连线上设置有可配置的第一通孔结构，以将第一金属互连线连接于选定的第一对象；第二金属互连线上设置有可配置的第二通孔结构，以将第二金属互连线连接于选定的第二对象，以使得第二对象与输出端导通。上述方案，在流片后需要更改半导体单元器件的输出逻辑时，无需进行ECO绕线，既可以实现半导体单元器件的输出逻辑的更改，故，可以降低ECO成本。
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公开(公告)号：CN112183006A
公开(公告)日：2021-01-05
申请号：CN201910591019.0
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343
Abstract: 一种时延评估方法及装置、可读存储介质，所述时延评估方法包括：获取待评估线网的起始端点和结束端点；根据所述待评估线网的起始端点和结束端点，在预设的路径表中获取对应的绕线路径，得到所述待评估线网的信息以及所述待评估线网所连接单元的信息；根据所述待评估线网的信息以及所述待评估线网所连接单元的信息，获取所述待评估线网对应的时延以及所述待评估线网所连接单元对应的时延；累加所述待评估线网的时延以及所述待评估线网所连接单元的时延，得到时延评估结果。采用上述方案，可以提高时延评估的计算速度和准确度。
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公开(公告)号：CN109765987A
公开(公告)日：2019-05-17
申请号：CN201711067134.5
申请日：2017-11-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F1/3296 , G06F15/78
Abstract: 一种可编程芯片电路，包括：功能电路和背偏置电路，所述功能电路包括：一个或者多个相互耦接的功能模块，所述背偏置电路与所述功能模块耦接，适于生成背偏压信号，调节所述功能模块的工作模式，包括：背偏置模块、背偏压信号通道和背偏压信号选择模块，其中：所述背偏置模块，与所述背偏压信号通道耦接，适于生成背偏压信号；所述背偏压信号通道，与所述背偏压信号选择模块耦接，适于合成全局背偏压信号，并输出至所述背偏压信号选择模块；所述背偏压信号选择模块，与所述功能模块耦接，适于根据所述功能模块的性能需求，输出对应的全局背偏压信号，调节所述功能模块的工作模式。应用上述电路，可以通过背偏压信号，调节所述电路的工作模式。
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公开(公告)号：CN109753013A
公开(公告)日：2019-05-14
申请号：CN201711067133.0
申请日：2017-11-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G05B19/05
Abstract: 一种新型可编程芯片电路，包括：背偏恒定电路和背偏可调电路，其中所述背偏恒定电路，与所述背偏可调电路耦接，包括：配置模块、全局信号生成模块和专用I/O模块，其中：所述配置模块，适于下载配置文件，并进行参数配置；所述全局信号生成模块，适于生成全局信号，所述全局信号包括：全局电源信号、全局电压信号和全局地信号；所述背偏可调电路包括：一个或者多个相互耦接的背偏可调功能模块，所述背偏可调功能模块适于生成背偏信号，并基于所述背偏信号调节所述背偏可调功能模块的工作模式。应用上述电路，通过背偏可调电路，可以生成背偏信号，并基于背偏信号调节背偏可调功能模块的工作模式。
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公开(公告)号：CN109309494A
公开(公告)日：2019-02-05
申请号：CN201710620771.4
申请日：2017-07-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: H03K19/082
Abstract: 一种可编程连接点。所述可编程连接点包括：选通单元；所述选通单元包括：NMOS管，以及与所述NMOS管的栅极耦接的配置单元，其中：所述配置单元，适于断开或闭合所述NMOS管；所述NMOS管的衬底与第一背偏信号产生电路耦接，所述NMOS管内注入的深阱为N阱；所述第一背偏信号产生电路，适于在所述选通单元传输信号时，输出正向背偏信号，在所述选通单元不传输信号时，输出零背偏信号。应用上述方案，可以在不增加PIP面积的同时，降低PIP的静态功耗。
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