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公开(公告)号：CN1361552A
公开(公告)日：2002-07-31
申请号：CN01133842.3
申请日：2001-12-25
Applicant: 三洋电机株式会社
CPC classification number: H01L29/66272 , H01L27/0664 , H01L29/0821 , H01L29/8611
Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对使二极管元件截止时的耐压大幅度地提高的二极管元件进行高效率的集成化。在该半导体集成电路装置中,通过使形成为正极区域的P+型第1埋入层35和形成为负极区域的N+型扩散区域41在深度方向上隔开形成,当在二极管元件21上施加了反向偏置电压时,可以在由PN结的第1和第2外延层25、26构成的N型区域上得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压,从而能够抑制由击穿电流造成的内部元件损坏。
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公开(公告)号：CN100431153C
公开(公告)日：2008-11-05
申请号：CN01133842.3
申请日：2001-12-25
Applicant: 三洋电机株式会社
CPC classification number: H01L29/66272 , H01L27/0664 , H01L29/0821 , H01L29/8611
Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对使二极管元件截止时的耐压大幅度地提高的二极管元件进行高效率的集成化。在该半导体集成电路装置中，通过使形成为正极区域的P+型第1埋入层35和形成为负极区域的N+型扩散区域41在深度方向上隔开形成，当在二极管元件21上施加了反向偏置电压时，可以在由PN结的第1和第2外延层25、26构成的N型区域上得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压，从而能够抑制由击穿电流造成的内部元件损坏。
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公开(公告)号：CN1316623C
公开(公告)日：2007-05-16
申请号：CN200410089757.9
申请日：2004-11-05
Applicant: 三洋电机株式会社
IPC: H01L27/10 , H01L27/115
CPC classification number: G11C17/16 , H01L27/112 , H01L27/11226
Abstract: 一种可由用户方写入数字数据的ROM。在各存储晶体管上交替多个层积绝缘层、多个金属层(包含作为最上层的金属层的位线BL)的ROM的存储单元阵列MA中，在设置于第一层间绝缘层18的第一接触孔FC2内的W(钨)插塞上形成绝缘层INS。并且，本发明根据是否由从位线BL施加的规定的写入电压(高电压)对绝缘层INS进行绝缘破坏来向各存储晶体管写入数字数据“1”或“0”。
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公开(公告)号：CN1260818C
公开(公告)日：2006-06-21
申请号：CN02159814.2
申请日：2002-12-27
Applicant: 三洋电机株式会社
IPC: H01L27/10 , H01L21/8249
CPC classification number: H01L27/0218 , H01L27/0623 , H02M3/073
Abstract: 一种电荷泵装置，可防止闭锁超载现象的发生，同时实现用于该装置的MOS晶体管的高耐压化。其将N型外延半导体层层积于在P型单晶硅衬底(50)上成长的N型外延硅层(51A)上，在外延硅层(51B)中间隔设置P型阱区域(52A、52B)。在P型阱区域(52A、52B)间设置P型分离层(58、59)。而且，设置在P型阱区域(52A、52B)底部相接的P+型埋入层(55)，在P+型埋入层之下设置N+型埋入层(56)，将电荷转送用晶体管分别设置在P型阱区域(52A、52B)中。
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公开(公告)号：CN1572718A
公开(公告)日：2005-02-02
申请号：CN200410049267.6
申请日：2004-06-07
Applicant: 三洋电机株式会社
CPC classification number: B81B7/007 , B81C2203/0118 , H01L27/14618 , H01L27/1462 , H01L27/14806 , H01L2924/16235 , Y10S257/924
Abstract: 一种半导体装置及其制造方法，把配置表面形成有MEMS器件11A及其未图示的配线的多个半导体芯片10A而构成的半导体芯片30A，和配置多个密封罩20A的罩阵列晶片40A加以粘接，把MEMS器件11A密封在其空腔CV内。设置多个贯穿半导体晶片30A的通孔13，形成嵌入式电极14，再形成凸点电极15。在上述工序后，沿着划线L把该结构体切断，分割成单个的封装。
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Patent Agency Ranking
公开(公告)号：CN1428863A
公开(公告)日：2003-07-09
申请号：CN02159820.7
申请日：2002-12-27
Applicant: 三洋电机株式会社
CPC classification number: H01L27/0921 , H01L27/0623 , H02M3/07 , H02M3/073
Abstract: 一种半导体装置及其制造方法。在电荷泵装置中，为防止闭锁超载现象的发生，实现大电流化而使用。其在P型单晶硅基板50上层积N型外延硅层51A和外延硅层51B，在外延硅层51B中设置P型阱区域52A、52B。设有与P型阱区域的底部相接的P+型埋入层55和与该P+型埋入层55之下相接并将P型阱区域52A、52B自P型单晶硅基板50电分离的N+型埋入层56，在P型阱区域52A、52B内各自设置MOS晶体管，并将MOS晶体管的漏极层D和P型阱区域52A、52B分别电连接。
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公开(公告)号：CN100346478C
公开(公告)日：2007-10-31
申请号：CN200410033415.5
申请日：2004-04-07
Applicant: 三洋电机株式会社
IPC: H01L27/06
CPC classification number: H01L21/8249 , H01L27/0623 , H01L29/7322 , H01L29/735
Abstract: 一种半导体装置，消减BiCMOS工艺的工序数量。在P型半导体衬底1的表面较深地形成第一N阱3A、第二N阱3B。在第一N阱3A中形成第一P阱4A，并在该第一P阱4A中形成N沟道型MOS晶体管10。第二N阱3B被用于纵型NPN双极晶体管30的集电极。在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A被同时形成。该第二P阱4B被用于纵型NPN双极晶体管30的基极。在第二P阱4B的表面形成纵型NPN双极晶体管30的N+型发射极层31、P+型基极电极层32。
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公开(公告)号：CN1320649C
公开(公告)日：2007-06-06
申请号：CN02159819.3
申请日：2002-12-27
Applicant: 三洋电机株式会社
CPC classification number: H02M3/073 , H01L27/0222 , H01L27/0623 , H01L27/0928 , H02M2003/075 , H02M2003/078
Abstract: 一种电荷泵装置，可防止闭锁超载现象的发生，同时实现大电流。其设有在P型单晶硅基板(50)上成长的N型外延硅层(51)、在该外延硅层(51)内间隔形成的P型阱区域(52A、52B)、这些P型阱区域(52A、52B)间形成的P型下分离层(58)及P型上分离层(59)。而且，在P型阱区域(52A)内形成电荷转送用晶体管(M2)，在P型阱区域(52B)内形成电荷转送用晶体管(M3)。P单晶硅(50)被偏置为接地电位或负的电位。
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公开(公告)号：CN1199276C
公开(公告)日：2005-04-27
申请号：CN01133841.5
申请日：2001-12-25
Applicant: 三洋电机株式会社
CPC classification number: H01L29/66272 , H01L21/82285 , H01L27/0664 , H01L29/0821 , H01L29/8611
Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对减小基板的漏电流并大幅度地提高正向电流容量的二极管元件进行高效率的集成化。在该半导体集成电路装置中，在基板24上层叠2层外延层25、26，并由P+型分离区域27将其在电气上分离为3个岛状区域28、29、30。在该第1岛状区域28上形成二极管元件21，并与N+型负极导出区域54重叠地形成N+型阱区39。按照这种结构，通过减小PN结的N型区域的电阻值而使正向电压(VBEF)降低，可以大幅度地提高正向的电流(If)容量。
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公开(公告)号：CN1428861A
公开(公告)日：2003-07-09
申请号：CN02159818.5
申请日：2002-12-27
Applicant: 三洋电机株式会社
CPC classification number: H01L21/823892 , H01L21/8249 , H01L27/0222 , H01L27/0623 , H01L27/0921
Abstract: 一种半导体装置，在电荷泵装置中，为防止闭锁超载现象的发生，实现大电流化而使用。其使N型外延硅层51在P型单晶硅基板50上成长，在该外延硅层51内设置P型阱区域52。设有与P+型阱区域52的底部相接的P+型埋入层55和与该P+型埋入层55局部重叠而形成并将P型阱区域52自单晶硅基板50电分离的N型埋入层56。在P型阱区域52内设有MOS晶体管。
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