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公开(公告)号：CN112563281A
公开(公告)日：2021-03-26
申请号：CN202010616669.9
申请日：2020-06-30
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L23/48
Abstract: 公开了一种三维半导体存储器件，该三维半导体存储器件包括：衬底，包括单元阵列区域和连接区域；堆叠，包括顺序地堆叠在衬底上的第一堆叠和第二堆叠，该堆叠在堆叠连接区域上具有阶梯结构，第一堆叠和第二堆叠中的每一个包括竖直地堆叠在衬底上的导电图案；以及接触插塞，设置在连接区域上并分别耦接至导电图案。每个接触插塞的底表面位于相应的导电图案的顶表面和底表面之间。在每个堆叠中，当从相应的导电图案的顶表面测量时，每个接触插塞的凹陷深度在导电图案的堆叠方向上单调变化。与第一堆叠的最上导电图案和第二堆叠的最下导电图案耦接的接触插塞具有离散的凹陷深度。
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公开(公告)号：CN119789420A
公开(公告)日：2025-04-08
申请号：CN202411349989.7
申请日：2024-09-26
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种非易失性存储器件包括：外围电路结构，包括外围电路和外围电路上的下绝缘结构；单元阵列结构，具有单元区域和外围连接区域并包括：与下绝缘结构接触的上绝缘结构；单元堆叠，在上绝缘结构上在单元区域中；公共源极线层，在单元堆叠上并具有公共源极开口；多个单元沟道结构，在单元堆叠中沿垂直方向延伸并延伸到公共源极线层中；以及支撑结构，在单元堆叠中在垂直方向上延伸并且延伸到公共源极开口中；以及焊盘图案，在单元阵列结构上从外围连接区域延伸到单元区域并且在垂直方向上与支撑结构重叠。
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公开(公告)号：CN117750768A
公开(公告)日：2024-03-22
申请号：CN202311212758.7
申请日：2023-09-19
Applicant: 三星电子株式会社
Abstract: 半导体器件包括栅电极结构、第一划分图案和存储沟道结构。栅电极结构包括在第一方向上堆叠并在第二方向上延伸的栅电极。第一划分图案在第二方向上延伸穿过栅电极结构，并且在第三方向上划分栅电极结构。存储沟道结构延伸穿过栅电极结构，并且包括沟道和电荷储存结构。第一划分图案包括在第三方向上彼此相对的第一侧壁和第二侧壁。第一凹槽在第一侧壁上在第二方向上彼此间隔开，并且第二凹槽在第二侧壁上在第二方向上彼此间隔开。第一凹槽和第二凹槽在第三方向上不重叠。
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公开(公告)号：CN117677193A
公开(公告)日：2024-03-08
申请号：CN202310749745.7
申请日：2023-06-25
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器包括：衬底，所述衬底包括传输晶体管区域；外围电路结构，所述外围电路结构包括在所述传输晶体管区域上的传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域。所述单元阵列结构包括堆叠结构，所述堆叠结构包括垂直堆叠并对应地连接到所述传输晶体管的导电图案。所述堆叠结构包括在所述连接区域上的阶梯式结构。所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。
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公开(公告)号：CN111725218B
公开(公告)日：2023-12-12
申请号：CN202010201012.6
申请日：2020-03-20
Applicant: 三星电子株式会社
Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。
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Patent Agency Ranking
公开(公告)号：CN115224040A
公开(公告)日：2022-10-21
申请号：CN202210411474.X
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L27/108
Abstract: 提供了一种半导体装置和一种电子系统。半导体装置包括：衬底；第一堆叠结构，其位于衬底上并且包括多个第一栅电极；第二堆叠结构，其位于第一堆叠结构上并且包括多个第二栅电极；沟道孔，其包括延伸穿过第一堆叠结构的下部的第一下沟道孔、连接到第一下沟道孔的第一上沟道孔、以及连接到第一上沟道孔的第二沟道孔；以及沟道孔中的沟道结构。第一下沟道孔的侧壁具有相对于第一方向的第一倾斜度，第一上沟道孔的侧壁具有相对于第一方向的第二倾斜度，第二沟道孔的侧壁具有相对于第一方向的第三倾斜度。
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公开(公告)号：CN111180418A
公开(公告)日：2020-05-19
申请号：CN201911105606.0
申请日：2019-11-12
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/11524 , H01L27/11551 , H01L21/768
Abstract: 公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。
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公开(公告)号：CN111146207A
公开(公告)日：2020-05-12
申请号：CN201911043745.5
申请日：2019-10-30
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
Abstract: 公开了三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，并且在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案在所述第二方向上具有第二宽度。所述第二宽度小于所述第一宽度。
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公开(公告)号：CN110828370A
公开(公告)日：2020-02-21
申请号：CN201910378795.2
申请日：2019-05-08
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 提供了一种半导体器件，其包括：下布线；层间绝缘膜，位于下布线上方并包括具有第一密度的第一部分和位于第一部分上的第二部分，第一部分和第二部分具有相同的材料，第二部分具有小于第一密度的第二密度；上布线，位于层间绝缘膜的第二部分中；以及通路，至少部分地位于层间绝缘膜的第一部分中，通路连接上布线和下布线。
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公开(公告)号：CN119072128A
公开(公告)日：2024-12-03
申请号：CN202311870650.7
申请日：2023-12-29
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置及其制造方法和包括半导体装置的电子系统。所述半导体装置包括：栅极堆叠结构，包括在绝缘部分上交替的栅电极和绝缘层；沟道结构，与绝缘部分交叉，并且延伸穿过栅极堆叠结构；以及水平导电层，在绝缘部分与栅极堆叠结构之间连接到沟道结构，水平导电层包括具有掺杂剂的掺杂单晶半导体层。
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