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公开(公告)号：CN115497956A
公开(公告)日：2022-12-20
申请号：CN202210216717.4
申请日：2022-03-07
Applicant: 三星电子株式会社
IPC: H01L27/1159 , H01L29/78 , H01L21/336
Abstract: 提供了一种半导体装置。所述半导体装置包括：多条第一导电线，在第一方向上延伸，并且在与第一方向相交的第二方向上彼此间隔开，第一方向和第二方向是水平方向；多个竖直半导体图案，分别设置在所述多条第一导电线上；栅电极，与所述多条第一导电线交叉，并且穿透所述多个竖直半导体图案中的每个竖直半导体图案；铁电图案，在栅电极与所述多个竖直半导体图案中的每个竖直半导体图案之间；以及栅极绝缘图案，在铁电图案与所述多个竖直半导体图案中的每个竖直半导体图案之间。
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公开(公告)号：CN112992901A
公开(公告)日：2021-06-18
申请号：CN202011025442.3
申请日：2020-09-25
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 公开了一种具有接触塞的半导体存储器装置，所述半导体存储器装置包括：基底，具有存储器单元区，在存储器单元区处限定有多个有源区；字线，具有下字线层和上字线层的堆叠结构，并且在第一水平方向上延伸越过所述多个有源区，并且掩埋绝缘层位于字线上；位线结构，布置在所述多个有源区上，在与第一水平方向垂直的第二水平方向上延伸，并且具有位线；以及字线接触塞，通过穿透掩埋绝缘层和上字线层而电连接到下字线层，并且在字线接触塞的上部中具有塞延伸件，塞延伸件具有比字线接触塞的下部的水平宽度大的水平宽度。
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公开(公告)号：CN109285835A
公开(公告)日：2019-01-29
申请号：CN201810777809.3
申请日：2018-07-16
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
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公开(公告)号：CN102800693A
公开(公告)日：2012-11-28
申请号：CN201210165160.2
申请日：2012-05-24
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/06 , H01L23/488 , H01L27/108 , H01L21/8242
CPC classification number: G11C11/4096 , G11C11/404 , G11C11/4085 , H01L21/823437 , H01L27/10823 , H01L27/10873 , H01L27/10876 , H01L27/10891 , H01L27/10894 , H01L29/41741 , H01L29/4236 , H01L29/66484 , H01L29/66613 , H01L29/66666 , H01L29/7827 , H01L29/7831
Abstract: 本发明提供了一种半导体器件及其形成方法，在该半导体器件中由两个子栅独立地控制一个沟道区以抑制泄漏电流的产生。
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公开(公告)号：CN118338674A
公开(公告)日：2024-07-12
申请号：CN202410038026.9
申请日：2024-01-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件可以包括基板，该基板包括绝缘基板。半导体层在基板上。有源图案在半导体层上。位线设置在绝缘基板中。位线沿着平行于基板的底表面的第一方向延伸。掩埋节点接触在垂直于基板的底表面的方向上穿透半导体层。字线在平行于基板的底表面并与第一方向交叉的第二方向上穿透有源图案。有源图案可以通过掩埋节点接触连接到位线。掩埋节点接触的顶表面可以高于有源图案的底表面。
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Patent Agency Ranking
公开(公告)号：CN111435660B
公开(公告)日：2024-05-28
申请号：CN201911035132.7
申请日：2019-10-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：堆叠结构，具有竖直堆叠在基底上的多个层，每个层包括：第一位线和栅极线，在第一方向上延伸，第一半导体图案，在第一位线和栅极线之间沿第二方向延伸，第二方向与第一方向交叉，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻，第二半导体图案在第一方向上延伸；第一字线，与第一半导体图案相邻并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直；第二位线，连接到第二半导体图案的一端并从基底在第三方向上竖直延伸；以及第二字线，连接到第二半导体图案的另一端并在第三方向上竖直延伸。
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公开(公告)号：CN117769245A
公开(公告)日：2024-03-26
申请号：CN202310707296.X
申请日：2023-06-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种集成电路装置，所述集成电路装置包括：基底，包括各自沿第一方向延伸的第一有源区域和第二有源区域；位线，在基底的第一沟槽中沿第一方向延伸，并且在垂直于第一方向的第二方向上布置在第一有源区域与第二有源区域之间；接触结构，包括接触位线的下接触件和接触第一有源区域的上接触件；字线，在基底的第二沟槽中沿第二方向延伸；多个接合垫，在基底上；以及电容器结构，包括在多个接合垫上的多个下电极，其中，位线和字线掩埋在基底的上表面下方。
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公开(公告)号：CN111403388B
公开(公告)日：2023-11-28
申请号：CN201911051043.1
申请日：2019-10-31
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件和制造该半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成栅极线包括在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。
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公开(公告)号：CN109616474B
公开(公告)日：2023-10-10
申请号：CN201811156224.6
申请日：2018-09-26
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。
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公开(公告)号：CN116096093A
公开(公告)日：2023-05-09
申请号：CN202210876878.6
申请日：2022-07-25
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置可以包括：基底；第一杂质区和第二杂质区，位于基底上；第一栅极绝缘层和第二栅极绝缘层，顺序地堆叠在基底上，并且在第一杂质区与第二杂质区之间在一方向上延伸；以及栅电极，位于第二栅极绝缘层上。第一杂质区和第二杂质区可以具有彼此不同的导电类型，第一栅极绝缘层的底表面可以与基底的顶表面直接接触，并且第二栅极绝缘层可以包括铁电材料。
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