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公开(公告)号：CN108695327B
公开(公告)日：2023-09-12
申请号：CN201810326639.7
申请日：2018-04-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件及制造其的方法。具有衬底的半导体器件可以包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以在上半导体层中，具有在掩埋绝缘层之上的最下表面，凹入第一沟槽中的第一导电图案。第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中。第二导电图案可以在第二沟槽中，并且第一源极/漏极区可以在第一导电图案与第二导电图案之间的上半导体层中。
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公开(公告)号：CN109285835B
公开(公告)日：2023-08-18
申请号：CN201810777809.3
申请日：2018-07-16
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
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公开(公告)号：CN112086358A
公开(公告)日：2020-12-15
申请号：CN202010528230.0
申请日：2020-06-11
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/10 , H01L27/108 , H01L21/8242
Abstract: 一种集成电路半导体器件的制造方法包括：在衬底上形成彼此分开的多个低电介质图案，所述多个低电介质图案具有比衬底低的介电常数；在形成低电介质图案之后，形成流动层以将低电介质图案掩埋在衬底上；在流动层上形成外延层；以及在包括由流动层掩埋的低电介质图案的衬底中以及在外延层中形成晶体管。
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公开(公告)号：CN108695327A
公开(公告)日：2018-10-23
申请号：CN201810326639.7
申请日：2018-04-12
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体器件及制造其的方法。具有衬底的半导体器件可以包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以在上半导体层中，具有在掩埋绝缘层之上的最下表面，凹入第一沟槽中的第一导电图案。第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中。第二导电图案可以在第二沟槽中，并且第一源极/漏极区可以在第一导电图案与第二导电图案之间的上半导体层中。
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公开(公告)号：CN109671709B
公开(公告)日：2023-06-06
申请号：CN201811192019.5
申请日：2018-10-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本发明公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明的半导体存储器装置具有增强的电特性。
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Patent Agency Ranking
公开(公告)号：CN112018115A
公开(公告)日：2020-12-01
申请号：CN202010111840.0
申请日：2020-02-24
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种集成电路装置及其制造方法。该集成电路装置包括：衬底，其包括有源区；装置隔离膜，其限定有源区；字线，其被布置在有源区和装置隔离膜上面并在第一水平方向上延伸；和栅介电膜，其被布置在衬底和字线之间以及装置隔离膜和字线之间，其中，在与第一水平方向正交的第二水平方向上，字线的在多个有源区上面的第二部分的宽度大于字线的在有源区上面的第一部分的宽度。为了制造集成电路装置，通过将掺杂剂离子注入到衬底和装置隔离膜中而在衬底和装置隔离膜中形成杂质区，并且减小杂质区的一部分的厚度。
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公开(公告)号：CN109671709A
公开(公告)日：2019-04-23
申请号：CN201811192019.5
申请日：2018-10-12
Applicant: 三星电子株式会社
IPC: H01L27/108
CPC classification number: H01L27/1052 , H01L21/823842 , H01L21/8239 , H01L27/10814 , H01L27/10817 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L27/10894 , H01L27/10897 , H01L29/0649 , H01L27/10805 , H01L27/10852 , H01L27/10861
Abstract: 本发明公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明的半导体存储器装置具有增强的电特性。
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公开(公告)号：CN109285835A
公开(公告)日：2019-01-29
申请号：CN201810777809.3
申请日：2018-07-16
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
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公开(公告)号：CN108155188A
公开(公告)日：2018-06-12
申请号：CN201711245214.5
申请日：2017-11-30
Applicant: 三星电子株式会社
IPC: H01L27/108
CPC classification number: H01L27/10805 , H01L27/10823 , H01L27/10876 , H01L29/161 , H01L29/20 , H01L27/10808 , H01L27/10814
Abstract: 一种半导体存储器件，包括：具有有源区的衬底；延伸跨过所述有源区的字线；在所述字线之间的所述有源区上的位线，所述位线和所述有源区之间的位线节点接触部；以及在所述有源区的端部上的存储节点接触部，其中所述位线节点接触部或所述存储节点接触部中的一个或多个包括硅锗。
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