公开(公告)号：CN109524542B

公开(公告)日：2023-10-24

申请号：CN201811092070.9

申请日：2018-09-19

Applicant: 三星电子株式会社

Inventor： 赵汉娜 ,  尹惠智 ,  权五益

IPC: H10N50/01 ,  H10N50/10 ,  H10N50/80

Abstract: 一种制造MRAM器件的方法包括：形成第一绝缘夹层和下电极接触，下电极接触延伸穿过第一绝缘夹层；在第一绝缘夹层和下电极接触上形成下电极层、磁隧道结层、上电极层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模；蚀刻第一硬掩模层和上电极层以形成第一硬掩模和上电极；在上电极的侧壁以及第一硬掩模和第二硬掩模的侧壁上形成间隔物；以及蚀刻磁隧道结层和下电极层，以在下电极接触上形成包括下电极和磁隧道结图案的结构，其中，在蚀刻磁隧道结层和下电极层之后，一层留在上电极上。

公开(公告)号：CN109935683A

公开(公告)日：2019-06-25

申请号：CN201811432190.9

申请日：2018-11-28

Applicant: 三星电子株式会社

Inventor： 金仁皓 ,  李愚铉 ,  权五益 ,  金相局 ,  金娟智 ,  朴钟撤

IPC: H01L43/08

Abstract: 一种半导体器件包括：顺序地堆叠在衬底上的第一下绝缘夹层、保护绝缘层和第一上绝缘夹层，以及穿透第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的导电图案。导电图案包括线部分和接触部分，线部分沿与衬底的上表面平行的方向延伸，接触部分从线部分朝衬底延伸。接触部分彼此分开且其间具有绝缘图案。绝缘图案包括第一上绝缘夹层、保护绝缘层和第一下绝缘夹层的每个的一部分。绝缘图案的至少一部分具有台阶状的轮廓。

公开(公告)号：CN109841730A

公开(公告)日：2019-06-04

申请号：CN201811405048.5

申请日：2018-11-23

Applicant: 三星电子株式会社

Inventor： 金相局 ,  权五益 ,  李同规 ,  洪京一

IPC: H01L43/12 ,  H01L43/08

Abstract: 本公开提供了磁存储器件及其制造方法。一种制造磁存储器件的方法可以包括：在基板上形成磁隧道结层；在磁隧道结层上顺序地形成掩模图案和顶电极图案；采用掩模图案和顶电极图案作为第一蚀刻掩模图案化磁隧道结层以形成磁隧道结图案；在掩模图案的侧表面、顶电极图案的侧表面和磁隧道结图案的侧表面上形成保护层，该保护层延伸以覆盖掩模图案的第一顶表面；去除保护层的在掩模图案的第一顶表面上的部分以暴露掩模图案的第一顶表面；以及去除掩模图案以暴露顶电极图案的第二顶表面。

公开(公告)号：CN102386190A

公开(公告)日：2012-03-21

申请号：CN201110256601.5

申请日：2011-09-01

Applicant: 三星电子株式会社

Inventor： 梁松里 ,  权五益 ,  郑丞弼 ,  金东贤 ,  赵哄

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/11519 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件及用于形成半导体器件的图案的方法。半导体器件可包括高密度图案，其具有的最小尺寸可小于光刻工艺的分辨率极限，半导体器件可具有：衬底，包括存储单元区和相邻的连接区；多条第一导线，沿第一方向从存储单元区延伸到连接区；多条第二导线，从各第一导线连接到多个焊盘，所述焊盘具有等于每条第一导线的宽度的两倍的宽度。该方法可包括两级间隔物形成以提供亚分辨率线宽和空间以及最小线宽和空间的选定多倍。

公开(公告)号：CN113497185A

公开(公告)日：2021-10-12

申请号：CN202110056980.7

申请日：2021-01-15

Applicant: 三星电子株式会社

Inventor： 金相局 ,  姜润昇 ,  权五益 ,  金娟智 ,  全秀珍

IPC: H01L45/00

Abstract: 一种三维(3D)半导体存储器件，包括：第一单元堆叠，沿第一方向和第二方向布置；第二单元堆叠，设置在所述第一单元堆叠上并且沿所述第一方向和所述第二方向布置；第一导电线，沿所述第一方向延伸并且被设置在衬底与所述第一单元堆叠之间；公共导电线，沿所述第二方向延伸并且被设置在所述第一单元堆叠与所述第二单元堆叠之间；蚀刻停止图案，沿所述第二方向延伸并且被设置在所述第一单元堆叠的顶表面与所述公共导电线之间；第二导电线，沿所述第一方向延伸并且被设置在所述第二单元堆叠上；以及覆盖图案，覆盖所述公共导电线的侧壁和所述蚀刻停止图案的侧壁，其中，每条所述公共导电线的第二厚度大于每条所述第一导电线的第一厚度。

公开(公告)号：CN113130740A

公开(公告)日：2021-07-16

申请号：CN202010993806.0

申请日：2020-09-21

Applicant: 三星电子株式会社

Inventor： 金相局 ,  姜润昇 ,  权五益 ,  吴廷翼 ,  全秀珍

IPC: H01L45/00 ,  H01L43/08 ,  H01L27/24 ,  H01L27/22

Abstract: 提供了一种存储器器件，所述存储器器件包括：多条第一导电线，布置在基底上并且在平行于基底的顶表面的第一方向上彼此间隔开；多个盖衬，位于多条第一导电线中的每条的侧壁上，多个盖衬具有在与多条第一导电线的顶表面的竖直水平相等的竖直水平处的顶表面以及在比多条第一导电线的底表面高的竖直水平处的底表面；以及绝缘层，位于基底上，绝缘层填充多条第一导电线之间的空间并且覆盖多个盖衬的侧壁。

公开(公告)号：CN109524542A

公开(公告)日：2019-03-26

申请号：CN201811092070.9

申请日：2018-09-19

Applicant: 三星电子株式会社

Inventor： 赵汉娜 ,  尹惠智 ,  权五益

IPC: H01L43/12 ,  H01L43/08 ,  H01L43/02

Abstract: 一种制造MRAM器件的方法包括：形成第一绝缘夹层和下电极接触，下电极接触延伸穿过第一绝缘夹层；在第一绝缘夹层和下电极接触上形成下电极层、磁隧道结层、上电极层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模；蚀刻第一硬掩模层和上电极层以形成第一硬掩模和上电极；在上电极的侧壁以及第一硬掩模和第二硬掩模的侧壁上形成间隔物；以及蚀刻磁隧道结层和下电极层，以在下电极接触上形成包括下电极和磁隧道结图案的结构，其中，在蚀刻磁隧道结层和下电极层之后，一层留在上电极上。

公开(公告)号：CN101651115B

公开(公告)日：2014-01-01

申请号：CN200910163305.3

申请日：2009-08-11

Applicant: 三星电子株式会社

Inventor： 闵在豪 ,  权五益 ,  金汎洙 ,  金明哲 ,  金东灿

IPC: H01L21/70 ,  H01L21/02 ,  H01L21/027 ,  H01L27/115

CPC classification number: G11C16/0483 ,  G11C5/06 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575

Abstract: 本发明提供了形成半导体器件中精细图案的方法。形成半导体器件的方法可以通过采用自对准反转构图来同时形成多个掩模图案而提供，该多个掩模图案包括具有不同宽度的各自的掩模图案元件。